2 lx2014822 lx2014822 于 2015.07.11 20:51 提问

哪位大神熟悉FPGA的FIFO操作,尤其是IP软核,帮个忙分析一下原因

图片说明
这是我用IP核生成的FIFO,测试了一下,为什么q[7:0]输出的数据全都是00啊?顶层中重实例化的FIFO:
FIFO FIFO_inst(
.clock ( clk ),
.data ( Rx_Data ),
.rdreq ( read ),
.wrreq (write),
.empty ( empty_sig ),
.full ( full_sig ),
.q ( Tx_Data )
);
串行接收数据时write=1, read =0,另外两两数据之间有个空闲时间,这时write=0, read =1,就这样交替着读写,请问有哪里错了吗?

1个回答

devmiao
devmiao   Ds   Rxr 2015.07.11 22:26
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