要用quartus做用modelsim仿真，用到移位寄存器，和并串转换器
1条回答
- 2023-03-09 10:53回答 6 已采纳 该回答引用GPTᴼᴾᴱᴺᴬᴵ以下是基于 VHDL 语言实现八路彩灯的仿真代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGI
- 2021-10-14 10:04回答 1 已采纳 1： 这是个 2 输入与非门，并且将 2 个输入 A,B 连在一起合并成 1 个输入，这个输入始终是 A = B 的，不会存在 A 不等于 B 现象，你画的红圈的逻辑是不存在的。2： NOT 为什么
- 2022-05-22 21:06回答 1 已采纳 不懂VHDL，盲猜是NXT写成NEXT导致错误：
- 2014-12-15 09:27基于VHDL语言的循环码编译码系统的设计
- 2020-06-19 12:22回答 1 已采纳 IF(ENABLED = '1') THEN--初始化 FINISHED --ADD Y --SUB int_Y := int_A - int_B; if(int_Y = 0) the
- 2023-04-11 11:20回答 2 已采纳 以下内容部分参考ChatGPT模型： 半减器的VHDL描述： library ieee; use ieee.std_logic_1164.all; entity half_subtractor i
- 2022-05-22 16:32回答 1 已采纳 不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，2'b0x, 2'b0z: 执行的语句；是这个意思
- 2008-12-03 16:41用vhdl语言采用时序电路(移位寄存器)的方式实现（7，4）循环码编码器
- 2023-04-23 17:12回答 1 已采纳 有一些在Linux环境下可用的VHDL转换为Verilog的工具，其中一些比较常见的包括： GHDL：GHDL是一个免费的VHDL仿真器，也可以将VHDL代码转换为Verilog代码。它是在GNU通用
- 2018-11-06 04:47回答 1 已采纳 https://zhidao.baidu.com/question/694067528006396244.html
- 2022-10-11 16:11回答 1 已采纳 module key_new( input wire sclk, input wire rst_n,
- 2022-09-22 17:36循环冗余码校验（CRC）是一种可靠性很高的串行数据校验方法。介质循环冗余码校验的基本原理，并分别用单片机和CPLD作了循环冗余码验的软件实现和硬件实现。包括汇编语言和VHDL语言源程序
- 2015-09-10 03:15回答 2 已采纳 我觉得这和你注不注释没关系，warning的意思是你综合出了锁存器，这个可能产生时序错误。你可以试试边沿触发，应该就没这个警告了
- 2009-03-28 21:30本文主要介绍利用ALTERA公司的Quartus II软件实现（7，4）汉明码的编码和译码的设计，设计共分为三个模块：m序列产生与分组模块、编码模块、译码模块，实现m序列的分组输出。在QuartusII编辑环境下用VHDL文本输入的...
- 2020-08-14 04:19循环冗余码校验（CRC）是一种可靠性很高的串行数据校验方法。介绍循环冗余码校验的基本原理，并分别用单片机和 CPLD作了循环冗余码验的软件实现和硬件实现。包括汇编语言和VHDL语言源程序。
- 2021-04-26 19:53欢乐的Chesspieces的博客 用VHDL语言在EDA板上使用数码管显示数字 使用板如下，是8管脚的数码管： 如图所示，有八个输入： 因此在定义实体的时候需要有八个输出： ENTITY seg7 IS PORT( bcd: IN STD_LOGIC_VECTOR (3 DOWNTO 0); a,b,c,d...
- 2022-03-25 20:04一点一点的进步的博客 VHDL 语言：VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言。电子系统硬件行为描述、结构描述、数据流描述的语言。利用硬件描述语言可以...
- 2021-01-26 18:14核聚变Q的博客 本文主要介绍如何用VHDL设计一个时钟（可以产生时分秒的信号），然后用数码管显示出时分秒。 设计思路： 设计两个模块，一个模块负责产生时分秒的信号，另一个模块负责驱动数码管显示出时分秒的时间。然后在顶层模块...
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