FPGA长时间运行不能正常工作

做了个系统，FPGA工作一两个小时是没任何问题的，但工作时间长了fpga就会出bug，各种不正常工作，而且时间不固定，有时候工作几个小时有时候能几天……

写回答
好问题 0 提建议
追加酬金
关注问题
分享
邀请回答
编辑收藏删除
收藏举报

5条回答

关注

码龄粉丝数原力等级 --

被采纳

被点赞

采纳率
weixin_40472738 2017-10-02 04:34
关注
有些lic上电工作后，使用一段时间后会失效

解决无用
评论打赏
分享
举报

评论

按下Enter换行，Ctrl+Enter发表内容

报告相同问题？

关注问题

fpga仿真不太对 verilog fpga开发
2023-03-19 14:06

回答 2 已采纳你这相当于一个周期循环一次，而你的tb给的num+1是每个周期+1，这样还没来得及循环，num就变了，自然always没循环起来楼上将你的num的时间拖得足够长，这样always块自然就跑起来了，有循
怎么把FPGA烧录好的文件读取出来 fpga开发
2022-11-03 18:11

回答 1 已采纳 cyclone v (5) 以下的片子是没有加密的，直接就能读出来整一个 quartus 的fpga 仿真器，连在板子上的fpga jtag 口，运行quartus 软件就能读出来。也可以将fpga
基于FPGA的FIFO设计 fpga开发开发语言
2022-08-15 19:14

回答 1 已采纳比如 A文件和B文件，在A文件中对B文件进行例化，就会变成你要的图一那种树形结构
你的fpga为什么不能正常工作——拆解第一款FPGA芯片分析原理
2021-05-19 21:35

chenlance的博客你的fpga为什么不能正常工作——拆解第一款FPGA芯片分析原理现场可编程门阵列（FPGA）可以实现任意数字逻辑，从微处理器到视频生成器或加密矿机，一应俱全。FPGA由许多逻辑模块组成，每个逻辑模块通常由触发器和...
用fpga实现anc（fxlms算法）的理解 fpga开发硬件工程
2023-02-03 09:45

回答 1 已采纳保证实时噪声控制的关键在于保证抵消信号的计算和音频采样点的同步性。1.通过采用多线程技术，在FPGA内部同时进行音频采样和抵消信号计算，从而保证同步性。2.通过使用缓存，将抵消信号和音频采样分别存储在
display port fpga实现 fpga开发有问必答硬件工程
2021-09-26 22:44

回答 1 已采纳最多 DisplayPort 1.4 TX https://www.x
FPGA开发板的晶振型号问题 fpga开发嵌入式硬件硬件工程
2022-09-19 12:45

回答 1 已采纳可能是 SMD3225有源晶振，你可以核对一下尺寸想要高精度的可以买同样封装 3225 的温补晶振 50.0000MHz温度补偿晶体振荡器在淘宝上就能买到
FPGA程序固化后加载程序时间长
2021-09-11 17:53

bobolo～的博客 1.烧写sof文件能立马正常运行。 2.烧写jic文件，软件显示烧写成功，CONFIG_DONE引脚高电平。 3.重新上电后，程序不运行，CONFIG_DONE引脚一直处于低电平。几分钟后，程序运行，CONFIG_DOWN引脚处于高电平。期间...
FPGA与GPU的区别是什么？ fpga开发
2022-10-17 09:24

回答 3 已采纳 1.FPGA 是一种硬件可重构的体系结构。它的英文全称是 Field Programmable Gate Array ，中文名是现场可编程门阵列。FPGA就是一个可以通过编程来改变内部结构的芯片，
RV1126与高云FPGA的MIPI交互问题求解 fpga开发驱动开发
2022-12-28 15:38

回答 1 已采纳答题不易，望你采纳听起来您遇到了从 FPGA 传输到 RV1126 的 MIPI 信号的问题，并且您收到一条错误消息，指出帧头和帧尾不匹配。这可能是由于各种问题造成的，包括 MIPI 信号本身的问题或
FPGA的verilog语言关于小数计算的问题？ fpga开发
2022-01-03 10:23

回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
fpga建立时间与保持时间的探讨
2022-01-04 15:32

Jieeeee`的博客　建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定...
FPGA中使用ISE软件编写程序发现报错找不到原因，如何解决？ fpga开发
2022-04-09 18:17

回答 1 已采纳模块端口语法错误把21行左括号右边的全删掉，要留下左括号把24行的逗号换成右括号
FPGA读数据状态不稳定，时有时无
2022-06-30 08:38

我是苹果，不是香蕉的博客 FPGA读数据不稳定
FPGA学习笔记-1 FPGA原理与开发流程
2023-04-07 15:11

虎慕的博客简单介绍了FPGA发展历史、FPGA内部结构、FPGA开发流程、FPGA调试工具、Verilog语法等。
没有解决我的问题, 去提问

悬赏问题

¥15 YoloV5 第三方库的版本对照问题
¥15 请完成下列相关问题！
¥15 drone 推送镜像时候 purge: true 推送完毕后没有删除对应的镜像,手动拷贝到服务器执行结果正确在样才能让指令自动执行成功删除对应镜像，如何解决？
¥15 求daily translation（DT）偏差订正方法的代码
¥15 js调用html页面需要隐藏某个按钮
¥15 ads仿真结果在圆图上是怎么读数的
¥20 Cotex M3的调试和程序执行方式是什么样的？
¥20 java项目连接sqlserver时报ssl相关错误
¥15 一道python难题3
¥15 牛顿斯科特系数表表示