Verilog语言BUG求助，谢谢！

Question

现在碰到一个问题，对于以下代码
always(@posedge clk)
begin
if(a==1'b1 && cnt cnt else if(a==1'b1 && cnt==5'd18)
b else if(a==1'b0 && cnt>5'd0)
cnt<=cnt-1'b1;
else if(a==1'b0 && cnt==5'd0)
b<=1'b0;
else
begin
cnt<=5'd0;
b<=1'b0;
end
end
在实际情况下，存在某些时刻b会和a几乎同时跳变为0，而cnt却在接下来的18个clk发生变化。请问这究竟是什么原因导致的，谢谢！

Answer 1

你这个copy上来的代码语法不对，能上传个正确的吗