qq_37185023 2018-11-14 01:32 采纳率: 0%
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verilog 里描述门电路的问题

图片说明 这两个verilog代码在综合时，第二个综合出来的是寄存器，还能用来描述与非门吗？

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  • ailaillia 2018-11-14 02:08
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    可以将case中的非阻塞赋值语句换成阻塞语句试试，'='->'<='

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