最近在学习Vivado时遇到了一个问题，我学习的视频使用QuartusII，在数码管的实现中，其使用ISSP
可以产生虚拟的激励信号，对数码管进行在线调试验证。
请问在Vivado中，是否有类似的IP核，可以产生激励信号呢？
Vivado中是否有类似QuartusII中的ISSP（in-system sources and probes）在线调试的IP核？
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1条回答 默认 最新
- 2022-05-31 12:17回答 1 已采纳 你看下你的激励文件，时钟的频率被你整错了，看波形文件，你整成20ns 50MHz 的时钟了。看你的IP设置是需要100MHz 时钟的。
- 2022-05-12 16:52回答 1 已采纳 思路可行，不过myip 模块最好再与pcie之间加个中断信号。myip收到数据后通过中断告诉pcie的主机通过pcie读取数据。我写的一些文章，是关于pcie读写can的，你可以看下，希望能给你有些启
- 2022-05-30 16:46回答 2 已采纳 已解决Open Block Design, 在tcl console输入下面这个命令后回车：set_property LOCK_UPGRADE false [get_bd_cells <IP名
- 2021-10-01 22:47DA分布式fir滤波器实现，在vivado2019.2中开发纯verilog实现可以移植到quartusii或者ISE中_源码
- 2021-12-25 15:02回答 1 已采纳 我之前也遇到过这个问题，通过这个解决了，你可以借鉴一下。https://support.xilinx.com/s/question/0D52E00006hpp7v/dputrd%E7%BC%96%E8
- 2022-03-29 21:58回答 2 已采纳 代码没问题能仿真，可能是仿真软件安装设置问题led 输出非常窄的脉冲，仿真能看见，实际在板子上 LED 几乎不亮。需要改
- 2021-11-05 15:47回答 1 已采纳 高版本 vivado 能打开低版本的工程是正常的。反过来，就不行。大多数的工具软件这么操作都不行的。如果你非要这么操作，在 IP 不是被加密的状态下，手动在高版本的 vivado 下把该 IP 导出来
- 2021-10-02 00:53UART 收发模块，可移植，编程平台为vivado
- 2022-03-29 16:58回答 1 已采纳 这个 IP 我没用过，也没研究过看你的说明 [47：24]为虚部，[23:0]为实部用法：数据赋给[23：0]，而高位则直接赋了24位0感觉没问题，你送的数据有正数、负数是有符号数，这样做没问题。FF
- 2022-05-15 22:30
vivado2019.2通过block memory生成的AXI4接口的IP核，testbench中想通过对ip核的输入端口赋值的方式模拟单次读请求，无法读取数据，arready信号始终没有拉高
fpga开发
硬件工程
回答 3 已采纳 resetn_i 不对，应该是先0后1 initial begin resetn_i <= 0; #100 resetn_i <= 1; end axi_bready - 2022-04-07 11:00回答 1 已采纳 verilog 有对文件读写的函数，可以将仿真波形中需要的数据写入文件。
- 2022-05-01 19:03DA分布式fir滤波器实现，在vivado2019.2中开发纯verilog实现可以移植到quartusii或者ISE中。
- 2022-08-23 09:49回答 1 已采纳 这个问题可不是几句话就能说清楚。我以我所设计过的视频产品为例，唠叨几句。不见的正确，最少可以有个参考。在一个设计中，上位机配置的参数几乎就是这个设计中 FPGA 内部的全局变量，而 FPGA 又没有全
- 2019-04-23 17:04讲解了vivado中如何添加自定义IP核的过程，内容详细易读，适合初学者
- 2021-01-12 19:41sym cheng的博客 之前的文章介绍了FPGA在线调试的...而本文将介绍FPGA在线调试的一大利器，VIO(Xilinx), In-System Memory Content Editor(Altera)；使用这个利器，可以节省很多的综合布局布线时间，并且对故障重现等场景有很大的帮...
- 2022-07-20 17:34CDCL19_220327的博客 比如，之前我们创建了一个IP核，现在新的的工程也需要它，最好的办法就是直接拷贝和粘贴。但是，IP核的移植并不是简单的“Ctrl-C”+“Ctrl-V”就完事了。下面结合本人的实践来给大家介绍一下相关步骤。...
- 2018-10-15 11:49使用Vivado2018.2自定义IP，附上源码及教程，有详细的配置过程。。
- 2018-05-13 17:25快速傅里叶变换v9.0 IP核指南 ——Vivado设计套件 介绍：Xilinx FFT IP核是一种计算DFT的有效方式。 特点：•前向变换（FFT）和反向变换（IFFT）在复数空间，并且可以在运行的同时进行选择配置 •变换点数范围：N...
- 2021-01-15 20:19FPGA技术江湖的博客 FPGA设计中，Vivado 调用IP核详细操作步骤 今天给大侠带来了FPGA设计中，...IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Verilog调用IP核 一、..
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