reg [1023:0]SaveA_1;
reg [3:0] counter=0;
在always语句中调用
SaveA_1[(counter+1)*64-1:counter*64]<=B[63:0];
显示错误[Synth 8-1002] counter is not a constant
verilog 中的reg类型变量不能根据其他变量控制位数吗？
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- 2022-03-29 21:58回答 2 已采纳 代码没问题能仿真，可能是仿真软件安装设置问题led 输出非常窄的脉冲，仿真能看见，实际在板子上 LED 几乎不亮。需要改
- 2022-01-03 10:23回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
- 2021-11-01 17:24回答 2 已采纳 不考虑重置、寄存器x态传递的情况下提供一种思路，也可以使用状态机实现，更容易思考 整体思路是ram的数据是顺序输出的情况下，需要读7拍将ram的数据全部取出，每次取出需要赋值给输出的不同位宽。 reg
- 2021-01-13 22:35AI Box专栏小助手的博客 三、模块的结构、数据类型、变量和基本运算符号3.1.模块的结构Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例...
- 2022-05-22 16:32回答 1 已采纳 不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，2'b0x, 2'b0z: 执行的语句；是这个意思
- 2021-12-04 15:32回答 1 已采纳 和c语言的{}一样。不用begin end 只能写一条执行语句。当需要执行多条指令时，必须要用begin end
- 2022-06-15 20:59回答 1 已采纳 代码毛病比较多 module dds ( clk , reset , div , choose , data ); input [5:0] div ; input [1:0] choose ;
- 2022-05-20 10:46景墨轩的博客 Verilog语言中的数据类型 在 Verilog 语言中，主要有三大类数据类型：寄存器数据类型、线网数据类型和参数数据类型。 1、寄存器类型 reg 1.1 概述： 寄存器数据类型的关键字是 reg，reg 类型数据的默认初始值为不定...
- 2022-02-17 14:38回答 2 已采纳 图文看得我有点疑惑，ram的数据位宽明显是14位啊，8位最大数值只能到255。 题主你想表达的是不是，一个数据位宽为14bit的ram，8个一组读写（一组数据位宽为14*8=112bit），共2268
- 2022-08-27 09:26回答 2 已采纳 能用，楼上说的对，只要芯片资源够，怎么用都行。但是也不能随便用，否则一些 DSP、乘法 IP、除法 IP 就没啥意思了。按你的举例always@(posedge clk)begin a <= b
- 2021-11-25 17:06回答 2 已采纳 integer j; initial begin j = 0; forever begin $strobe("j = %d", j); $stro
- 2021-04-26 13:56luoai_2666的博客 reg wire与reg 标量，向量，数组 1位宽，是一个标量。如果指定了范围，那么net或reg就变成了一个多比特的实体，称为向量。数组见memory。 位选择 addr [0] = 1; //单独选择 addr [23:16] = 8'h23; //范围选择 可...
- 2021-09-03 16:19回答 2 已采纳 module edge_detect( input clk, input rst, input sig, output pos_edge, output n
- 2022-11-08 18:07~Old的博客 在Verilog模块中所有过程块（如initial块、always块）、连续赋值语句、实例引用都是并行的。它们表示的是一种通过变量名互相连接的关系。在同一模块中这三者出现的先后顺序没有关系。只有连续赋值语句assign和实例...
- 2021-08-04 09:43FPGA&IC设计导师的博客 Verilog 变量中位的数值类型 Verilog变量中每个位（bit）的数值类型有四种，分别为1，0，Z，X。其中1，0比较明确就是高、低电平。而x, z在逻辑设计中也经常用到来建模。X，Z既可以大写，也可以使用小写字母。 0...
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