大大大飞机哥 2019-07-09 13:38 采纳率: 0%
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用verilog写出来的计数器，编译成功，但是为什么在仿真时输出有7ns延时？

图片说明
计数器代码

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testbench

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仿真时可以看到，dout变为0并不是在rst的第一个下降沿，后面每次dout计数也不是在clk上升沿，而是有一个7ns的延时
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求大佬帮忙看看问题所在

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  • 大大大飞机哥 2019-07-12 02:03
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    不应该做综合，而是应该点RTL simulation!

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