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我调用了一个子模块,他一直报错说让我赋值,但我不能理解这个语法问题,想各位帮我看看代码

回答 泠叶967
采纳率0%
2021-09-22 18:30
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我仔细看了x86 的pcie接口的说明,显卡都是挂在pcie-x16总线上的,pci总线实现了主cpu和外设的clock隔离,内存隔离。 所以显卡的memory是和主内存在不同的地址空间,二者的cl

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QUARTUS中采用原理图和内置门的方法设计一位全加器,

回答 D878
2021-09-22 16:06
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最近被安排做chipyard框架的实验,目前在chipyard定向移植FPGA的步骤上出现问题,具体是需要一个简单的例子移植FPGA,但我比较菜,什么都不太懂,可指导一下嘛。

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[XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.如何解决?

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AD9176配置完成后,有的时候有输出有的时候没输出,没输出的情况下DACPLL和serdesPLL都是成功锁住的,且链路一直在数据传输阶段,sync也没拉低。。跪求大佬解答一下!!

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AD9176配置完成后,有的时候有输出有的时候没输出,没输出的情况下DACPLL和serdesPLL都是成功锁住的,且链路一直在数据传输阶段,sync也没拉低。。请求解答一下!!

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在学习Aurora 64B/66B的时候,发现接收到的最后一个数据不完整。比如图中的1,发送端的数据是4个重复的双字节。而接收端的前两个数据也都是4个重复的双字节(图中所示2),而最后一个数据就不是了

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error:cable open failed

回答 earth719
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2021-09-19 09:41
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在烧录程序的时候,点击programer没有响应也没有报错。重新安装还是无法解决。 图中Gowin programer窗口打不开

回答 earth719
采纳率0%
2021-09-17 09:06
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disconnected from tcfchan#1

回答 越级击杀^^
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2021-09-17 08:49
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就是设计一个时钟,然后里面有很多个模式分别是调时调分调秒 计时的功能,那么如何才能在对应模式下,比如调时模式下,对应的小时在数码管以闪烁的形式出现

回答 qq_53378108
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2021-09-16 21:45
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这个是什么意思啊,上网查了也没发现类似的问题为啥正文错误禁止重复输入同样的词汇或符号:a 正文长度小于30个字符,请进行修改!

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assign hour = (alert)?hour_r:hour_alert; 这句话什么意思(verilog)

回答 weixin_48358838
采纳率100%
2021-09-15 11:47
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我手上现在有 xilinx zynq xczucg2,想用来实现DP RX的功能,有什么方案吗?ps端或pl端都可以

Murphy.Lin
采纳率0%
2021-09-14 00:16
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就是最上面的读数据,可以看到数据读到997的时候,下个时钟读无效,读数据线上突然出来一个数据966,这个要怎么处理呢?

回答 SHD0714
采纳率0%
2021-09-11 12:02
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有没有xd帮我解答个小疑惑,为什么如下第一种计数器输出不定态,第二种能1至n-1正常工作?

回答 2VALK
采纳率0%
2021-09-11 11:02
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从小到大都是数理化比较好大学物理专业但是对代码不是很感冒感觉自己不勤奋了请问芯片设计行业是聪明且勤奋者的行业吗

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用软件Xilinx ise 14.7进行顶层top文件的编写时,已经知道各个模块的vhd文件了,可是我自己写的top文件总是没有有效的实验结果。如果有人会的话麻烦帮我看一下啦

回答 木蠹生
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2021-09-10 00:27
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初学设计,不太懂从以太网到WiFi需要设计出哪些部分才能完成作品,能不能指导一下程序该怎么设计?

回答 七十二魔柱使
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2021-09-09 20:13
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rtl编码时只用板卡上的时钟pll出的lock来做复位可以吗? 如果用lock对每个模块都做了复位,是不是相当于做了全局复位? 非常感谢!

回答 公孙小小白
采纳率0%
2021-09-09 18:51
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用easics网站的工具(链接发生混乱,请百度 easics crc tool)生成CRC16_D8代码,改写为如下模块: //////////////////////////////////////

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1和2为一组图 3和4为一组图为什么tmp的赋值要单独用一个always块 才能实现延一拍的效果

回答 weixin_50223517
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2021-09-08 16:25
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本人是一个刚开始自学verilog的小萌新,问的很基础,请各位大佬不要嫌弃 为什么输出端口out前面已经声明了output ,output默认为线网型,为什么后面还要声明寄存器类型的out, 为什么只

回答 学IC的天将明
采纳率0%
2021-09-05 00:49
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fpga和dsp通过emif接口连接,fpga芯片是xc7k325t dsp芯片是tms320c6678,不知道咋连了

回答 weixin_49036846
采纳率50%
2021-09-03 16:43
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初步学习verilog,目前需要做的工作是 采集到一段信号。想要统计这段信号的脉冲个数,以及脉冲宽度的分布情况。初步想法是通过对该段信号的上升沿检测,检测到上升沿就计数+1,可以最终得到脉冲个数。然后

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当按下一个按键后,就会对应一个地址,在串口输入,然后再通过另一个开关实现输出,从而输出该地址刚刚的输入的数据

回答 m0_60253728
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2021-09-02 14:58
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想请教下,能否运用FPGA的pL端串口,实现与其他单片机的收发数据,有没有详细的例子之类的。

回答 茶留余味
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2021-09-01 23:27
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在用vivado做布局布线后的时序仿真计数器位宽缺少,比如我定义的是【7:0】但是仿真时只有【5:1】这种,在前面的功能仿真没有这个问题。这是为什么啊,怎么解决呢?大佬救命。

回答 lsp00111
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2021-09-01 15:37