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最新最热精华悬赏待回答 筛选
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win7系统下ISE14.7、例化模块后,点击语法报错位置、无法跳转到编辑框中语法错误的那一行?如图没有跳转的超链接

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报错内容: ** Error: fx1.vwf.vht(42): (vcom-1294) Declaration with designator "fx" already exists in this

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请问四输入两输出的二选一选择器应该在原本的二选一基础上应该怎么改。

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刚开始使用ip核ip核放在ip_core这个文件夹里但是不知道quartus2里设置了什么,仿真后就会把ip核复制到工程文件里,搞得工程文件很乱,请问这个怎么解决啊

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……应该是点到什么就成这样了,请教一下。……>>:@#+!)_?》”:》/#%#”=@:#@163.com%;

回答 玄攸.
采纳率100%
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vivado生成的固件逻辑与代码不一致 请教一下各位,我在用vivado2019生成fpga固件的时候我发现有时候生成的固件的逻辑跟代码不一致,比如就是假如我里面有个功能模块已经调好了,然后过了几天我

回答 cowhead
采纳率75%
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问题遇到的现象和发生背景 : 参考这位学长/学姐的方法做数字心电图,pll ip核那里是自己搜的和根据部分所给截图做的https://blog.csdn.net/m0_54544982/article

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做fpga开发,使用verilog语言开发为什么还要进行仿真呢?按照我的理解直接把代码下载到芯片上就好了,为什么还要进行仿真呢?

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数字集成电路书中分析这个类型的主从触发器在上升沿的保持时间为0,别的主从触发器的保持时间是不是不一定为0,要根据具体电路具体分析?

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嵌入式方面,怎么判断一款芯片是否支持can协议?公司领导脑子一热,让我去搞嵌入式,我完全不了解,现在我们在选芯片,想知道怎么判断一款芯片是不是支持can协议呢?

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设计具有同步复位、异步置数功能的8421BCD 码50进制同步计数器。

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这种电路结构合理吗?能否等效为一个6输入的查找表?请求分析一下,非常谢谢

回答 TOox_
采纳率66.7%
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Quartus II 两个NCO核产生的波形存在相位差,请问如何才能让两个NCO核产生的波形刚好同相,而且相位在工作中不会偏移

回答 Xeta8
采纳率50%
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DE2-115开发版如何使用USB键盘,我接上USB键盘之后,DE2板子并没有响应,希望能有人可以教教我,谢谢啦

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对线性调频脉冲雷达中载频高导致的多普勒频偏很大,请问为什么载频越高多普勒频偏就越大呢?

回答 初 末
采纳率94.4%
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modelsim打不开.v文件怎么回事,如图最后一行显示的问题,大老解答一下

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串行总线上数据的发送频率为10mhz,一芯片通过串行总线接收数据,则芯片的时钟要为多少?10Mhz?还是大于10mhz?

回答 qq_50918789
采纳率81.3%
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对exp信号求和结果为什么变成相加?如下图所示,标紫部分,为什么直接变成乘以k?

回答 初 末
采纳率94.4%
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请问在vivado中,有多个模块时,怎么看各个模块的RTL图

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    回答

FPGA对FM信号解调怎么用代码实现啊?我得到了I路和Q路信号,使用CORDIC IP核求了反正切,然后进行一阶差分。得到的解调波形不正确,求解答一下!这是一阶差分后的波形 不知道哪里出错了 VI

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刚学不懂,请问用Quartus仿真出来怎么没有进度条,原理图编译也成功了,这要怎么解决?

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题目如下图,请完成题目,(写程序,可以给出仿真图,题目如下图,请按题目要求)

回答 Erwin1887
采纳率85.3%
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    回答

这是我的代码部分:module display_id(input clk,input rst_n,input [15:0] x, //等待显示的BCD码output reg [6:0] a_to_g

m0_75203884
采纳率0%
  • 2

在一个vhdl文件中,architecture里面有多个process进程。process1中信号A被赋了值,如何在其他地方或进程中变向地改变信号A的值?直接在其他进程给信号A赋值会报错。

Lgeme
采纳率100%
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Verilog程序中,我有一个reg参量,名字就叫x16吧,这个我需要把这个x16乘以一个小数0.607523(这个小数需要这么高的精度)。如果我采用以下这种方式: 但是这样的话,我的时序分析中,f

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我想问一下,比如说代码是用四类芯片写的,那我用五类代码的时候又想用四类芯片的代码的话我应该怎么去修改代码呢

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    回答

本人是信号专业的硕士生,今年研一,以后想做fpga方向,目前导师没有接fpga的项目,在自学过程中。想看一些优秀的fpga项目的代码,最好是与信号处理相关的,资深fpga工程师写的代码,请问有什么渠道

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我在使用quartus生成ip核时,以前生成文件可以选择.v文件,现在没有这个选项了而是.tdf文件,可是我的操作和以前是一样的,不知道是不是无意改变了什么设置,烦请各位解答以前 现在

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always@(*) if(!rst_n) next_state else case(cur_state) IDLE :begin

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请编写程序,可以给出仿真图,题目如下图,请按题目要求编写,并给出程序。请注意题目必须用按键!

Erwin1887
采纳率85.3%