modelsim 进行仿真时总是显示Error loading design

compile all 的时候没有任何问题,代码检查过也没有问题,但是一点开始仿真就提示
vsim -gui work.mux_test -novopt

vsim -gui work.mux_test -novopt

Start time: 08:21:06 on Mar 05,2020

** Error (suppressible): (vsim-12110) All optimizations are disabled because the -novopt option is in effect. This will cause your simulation to run very slowly. If you are using this switch to preserve visibility for Debug or PLI features, please see the User's Manual section on Preserving Object Visibility with vopt. -novopt option is now deprecated and will be removed in future releases.

Error loading design

End time: 08:21:07 on Mar 05,2020, Elapsed time: 0:00:01

Errors: 1, Warnings: 0

m0_47300369
m0_47300369 问题解决了吗,我也出现了同样的问题
大约 5 小时之前 回复
weixin_44915368
随风而散梦心 回复weixin_43222443: 请问你解决这个问题了吗?我也出现了这个问题
5 天之前 回复
weixin_43222443
weixin_43222443 回复hhh_YangGe: 我也有这方面问题 请问怎么解决的
17 天之前 回复
hhh_YangGe
hhh_YangGe 我在仿真ddr3的测试代码时也报这个错误,我删底-novopt之后仍然出错,错误代码为:vsim -t ps +notimingchecks -L unisims_ver -L secureip work.sim_tb_top glbl
3 个月之前 回复
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QUARTUS PRIME与MODELSIM联合仿真ALTERA FFT IPCOER 问题

使用quartus与modelsim联合仿真时,fft没有输出 下面是用quartus生成的testbench然后改的 ``` -- Copyright (C) 2016 Intel Corporation. All rights reserved. -- Your use of Intel Corporation's design tools, logic functions -- and other software and tools, and its AMPP partner logic -- functions, and any output files from any of the foregoing -- (including device programming or simulation files), and any -- associated documentation or information are expressly subject -- to the terms and conditions of the Intel Program License -- Subscription Agreement, the Intel Quartus Prime License Agreement, -- the Intel MegaCore Function License Agreement, or other -- applicable license agreement, including, without limitation, -- that your use is for the sole purpose of programming logic -- devices manufactured by Intel and sold by Intel or its -- authorized distributors. Please refer to the applicable -- agreement for further details. -- *************************************************************************** -- This file contains a Vhdl test bench template that is freely editable to -- suit user's needs .Comments are provided in each section to help the user -- fill out necessary details. -- *************************************************************************** -- Generated on "04/14/2017 19:32:52" -- Vhdl Test Bench template for design : fft -- -- Simulation tool : ModelSim (VHDL) -- LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY fft_vhd_tst IS END fft_vhd_tst; ARCHITECTURE fft_arch OF fft_vhd_tst IS -- constants -- signals SIGNAL clk : STD_LOGIC; SIGNAL fftpts_in : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL fftpts_out : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL reset_n : STD_LOGIC; SIGNAL sink_eop : STD_LOGIC; SIGNAL sink_error : STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL sink_imag : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL sink_ready : STD_LOGIC; SIGNAL sink_real : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL sink_sop : STD_LOGIC; SIGNAL sink_valid : STD_LOGIC; SIGNAL source_eop : STD_LOGIC; SIGNAL source_error : STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL source_imag : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL source_ready : STD_LOGIC; SIGNAL source_real : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL source_sop : STD_LOGIC; SIGNAL source_valid : STD_LOGIC; CONSTANT clk_period : TIME := 20 ns; COMPONENT fft PORT ( clk : IN STD_LOGIC; fftpts_in : IN STD_LOGIC_VECTOR(3 DOWNTO 0); fftpts_out : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); reset_n : IN STD_LOGIC; sink_eop : IN STD_LOGIC; sink_error : IN STD_LOGIC_VECTOR(1 DOWNTO 0); sink_imag : IN STD_LOGIC_VECTOR(31 DOWNTO 0); sink_ready : OUT STD_LOGIC; sink_real : IN STD_LOGIC_VECTOR(31 DOWNTO 0); sink_sop : IN STD_LOGIC; sink_valid : IN STD_LOGIC; source_eop : OUT STD_LOGIC; source_error : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); source_imag : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); source_ready : IN STD_LOGIC; source_real : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); source_sop : OUT STD_LOGIC; source_valid : OUT STD_LOGIC ); END COMPONENT; BEGIN i1 : fft PORT MAP ( -- list connections between master ports and signals clk => clk, fftpts_in => fftpts_in, fftpts_out => fftpts_out, reset_n => reset_n, sink_eop => sink_eop, sink_error => sink_error, sink_imag => sink_imag, sink_ready => sink_ready, sink_real => sink_real, sink_sop => sink_sop, sink_valid => sink_valid, source_eop => source_eop, source_error => source_error, source_imag => source_imag, source_ready => source_ready, source_real => source_real, source_sop => source_sop, source_valid => source_valid ); init : PROCESS -- variable declarations BEGIN sink_error<="00"; source_ready<='1'; fftpts_in<="1000"; reset_n<='1' ; sink_valid<='1'; -- code that executes only once WAIT; END PROCESS init; clk_generation:process begin clk<='1' ; wait for clk_period/2; clk<='0' ; wait for clk_period/2; end process; always : PROCESS -- optional sensitivity list -- ( ) -- variable declarations BEGIN sink_imag<=(others=>'0'); sink_real<=(others=>'0'); -- code that executes only once sink_eop<='0'; sink_sop<='0'; wait until rising_edge(clk); wait until rising_edge(clk); sink_sop<='1'; sink_real<="00000000010000000000000000000000"; sink_imag<="00000000010000000000000000000000"; wait until rising_edge(clk); sink_sop<='0'; sink_real<="00000000011000000000000000000000"; sink_imag<="00000000011000000000000000000000"; wait until rising_edge(clk); sink_real<="00000000011100000000000000000000"; sink_imag<="00000000011100000000000000000000"; wait until rising_edge(clk); sink_real<="00000000011110000000000000000000"; sink_imag<="00000000011110000000000000000000"; wait until rising_edge(clk); sink_real<="00000000011111000000000000000000"; sink_imag<="00000000011111000000000000000000"; wait until rising_edge(clk); sink_real<="00000000011111100000000000000000"; sink_imag<="00000000011111100000000000000000"; wait until rising_edge(clk); sink_real<="00000000011111110000000000000000"; sink_imag<="00000000011111110000000000000000"; wait until rising_edge(clk); sink_eop<='1'; sink_real<="00000000011111111000000000000000"; sink_imag<="00000000011111111000000000000000"; wait until rising_edge(clk); sink_eop<='0'; wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk);wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); wait until rising_edge(clk); -- code executes for every event on sensitivity list WAIT; END PROCESS always; END fft_arch; ``` 输出是下面的图: ![modelsim仿真结果](https://img-ask.csdn.net/upload/201704/14/1492181755_473843.png) 从输出的_fftpts_out 来看,ip核是能检测到了输入的。但是8个数据输入后输出并没有反应 ipcore是8数据,单浮点,可变流。

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我入职阿里后,才知道原来简历这么写

私下里,有不少读者问我:“二哥,如何才能写出一份专业的技术简历呢?我总感觉自己写的简历太烂了,所以投了无数份,都石沉大海了。”说实话,我自己好多年没有写过简历了,但我认识的一个同行,他在阿里,给我说了一些他当年写简历的方法论,我感觉太牛逼了,实在是忍不住,就分享了出来,希望能够帮助到你。 01、简历的本质 作为简历的撰写者,你必须要搞清楚一点,简历的本质是什么,它就是为了来销售你的价值主张的。往深...

大学一路走来,学习互联网全靠这几个网站,最终拿下了一把offer

大佬原来都是这样炼成的

离职半年了,老东家又发 offer,回不回?

有小伙伴问松哥这个问题,他在上海某公司,在离职了几个月后,前公司的领导联系到他,希望他能够返聘回去,他很纠结要不要回去? 俗话说好马不吃回头草,但是这个小伙伴既然感到纠结了,我觉得至少说明了两个问题:1.曾经的公司还不错;2.现在的日子也不是很如意。否则应该就不会纠结了。 老实说,松哥之前也有过类似的经历,今天就来和小伙伴们聊聊回头草到底吃不吃。 首先一个基本观点,就是离职了也没必要和老东家弄的苦...

为什么你不想学习?只想玩?人是如何一步一步废掉的

不知道是不是只有我这样子,还是你们也有过类似的经历。 上学的时候总有很多光辉历史,学年名列前茅,或者单科目大佬,但是虽然慢慢地长大了,你开始懈怠了,开始废掉了。。。 什么?你说不知道具体的情况是怎么样的? 我来告诉你: 你常常潜意识里或者心理觉得,自己真正的生活或者奋斗还没有开始。总是幻想着自己还拥有大把时间,还有无限的可能,自己还能逆风翻盘,只不是自己还没开始罢了,自己以后肯定会变得特别厉害...

什么时候跳槽,为什么离职,你想好了么?

都是出来打工的,多为自己着想

为什么程序员做外包会被瞧不起?

二哥,有个事想询问下您的意见,您觉得应届生值得去外包吗?公司虽然挺大的,中xx,但待遇感觉挺低,马上要报到,挺纠结的。

当HR压你价,说你只值7K,你该怎么回答?

当HR压你价,说你只值7K时,你可以流畅地回答,记住,是流畅,不能犹豫。 礼貌地说:“7K是吗?了解了。嗯~其实我对贵司的面试官印象很好。只不过,现在我的手头上已经有一份11K的offer。来面试,主要也是自己对贵司挺有兴趣的,所以过来看看……”(未完) 这段话主要是陪HR互诈的同时,从公司兴趣,公司职员印象上,都给予对方正面的肯定,既能提升HR的好感度,又能让谈判气氛融洽,为后面的发挥留足空间。...

面试阿里p7,被按在地上摩擦,鬼知道我经历了什么?

面试阿里p7被问到的问题(当时我只知道第一个):@Conditional是做什么的?@Conditional多个条件是什么逻辑关系?条件判断在什么时候执...

你期望月薪4万,出门右拐,不送,这几个点,你也就是个初级的水平

先来看几个问题通过注解的方式注入依赖对象,介绍一下你知道的几种方式@Autowired和@Resource有何区别说一下@Autowired查找候选者的...

面试了一个 31 岁程序员,让我有所触动,30岁以上的程序员该何去何从?

最近面试了一个31岁8年经验的程序猿,让我有点感慨,大龄程序猿该何去何从。

大三实习生,字节跳动面经分享,已拿Offer

说实话,自己的算法,我一个不会,太难了吧

程序员垃圾简历长什么样?

已经连续五年参加大厂校招、社招的技术面试工作,简历看的不下于万份 这篇文章会用实例告诉你,什么是差的程序员简历! 疫情快要结束了,各个公司也都开始春招了,作为即将红遍大江南北的新晋UP主,那当然要为小伙伴们做点事(手动狗头)。 就在公众号里公开征简历,义务帮大家看,并一一点评。《启舰:春招在即,义务帮大家看看简历吧》 一石激起千层浪,三天收到两百多封简历。 花光了两个星期的所有空闲时...

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