如何在mini riscv的源码下（VMWare下的ubuntu），添加一个新的寄存器，并且在波形图中可以看到这个寄存器？

Question

我尝试过这样修改源码，在部件中添加一个输入口，然后在数据通路中，定义一个寄存器，赋值，然后将这个寄存器接到IO上，为什么最后在仿真的时候生成的verilog中是没有这个寄存器的呢？当然最后看波形图的时候，也是找不到这个变量的？我需要如何解决呢？

Answer 1

https://blog.csdn.net/l919898756/article/details/81238266