Tyrone_Chyi
Tyrone_Chyi
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2020-05-18 19:32 阅读 617

在Verilog语言中,这样算是对一个变量重复定义么

module N(

            input        a,
            input        b,
            output     c);
            .
            .
            .
            reg        c;

            always@(*)begin
            .
            .
            ..
            end

endmodule

我这样定义后,反回了重复定义变量的警告,希望各位大佬能解答一下

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1条回答 默认 最新

  • qq_46621272 qq_708907433 2020-05-20 14:30

    允许这样用的

    采用下面的方式就不会出警告了
    output wire c
    output reg c

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