在Verilog语言中，这样算是对一个变量重复定义么

Question

module N（

            input        a,
            input        b,
            output     c）；
            .
            .
            .
            reg        c;

            always@(*)begin
            .
            .
            ..
            end

endmodule

我这样定义后，反回了重复定义变量的警告，希望各位大佬能解答一下

Answer 1

允许这样用的

采用下面的方式就不会出警告了
output wire c
output reg c