一道笔试题，小弟学过数字逻辑，但是Verilog没学过，这是一道关于D触发器的题目，请各位大佬请教一下。
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- 2021-11-20 10:06回答 1 已采纳 verilog 反斜杠和 C 语言的一样，都是转义符。在宏定义中是 继续符。你这个反斜杠可以忽略就当没这个都是 ||
- 2022-06-21 09:37回答 1 已采纳 用你的时钟
- 2017-03-07 02:49回答 1 已采纳 **row 创建了一级指针地址内存，2级指针地址不知道里面多少个一级指针，定义为*row[10]，可以这么用
- 2022-06-29 01:20Odd1tySpace的博客 ic笔试
- 2022-04-19 13:09回答 1 已采纳 模块没有复位信号，寄存器就需要有初始值。你q1/q2这两个寄存器没有初始值。可以参照out1/out2的方式置初始值。
- 2021-09-22 18:30回答 1 已采纳 15行语法错误。不能在 always 中列化 bcd
- 2015-12-04 04:06回答 2 已采纳 我自己解决了 ，原来用状态机就好了 module Timer ( input rst, input oe,
- 2022-03-15 19:49千歌叹尽执夏的博客 2022年3月在芯动科技官网投的FPGA岗，当天就过了简历筛选，拿了笔试机会。芯动的题目中规中矩，比较偏向于基础概念题。10道单选题，5道多选题，5道简答题。
- 2022-07-30 23:05回答 1 已采纳 module top_module( input [254:0] in, output [7:0] out ); integer i; always @(*) begin out =
- 2017-12-16 01:47回答 2 已采纳 应该是不会，因为虽然两次取反，但是vhdl里这个其实构成一个完整的逻辑表达式，用对应的门电路连接，最终输出是不受影响的。
- 2022-01-03 10:23回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
- 2022-03-29 16:07IC学习者的博客 这里写自定义目录标题知识点总结（未完待续）1 亚稳态毛刺竞争与冒险3 综合（synthesis）4 two 功能覆盖率与代码覆盖率6 STA7 格雷码1213单选题（2分）1.关于亚稳态的描述错误的是（）2.一段程序如下，请问在45这个...
- 2022-09-23 17:24回答 1 已采纳 1.a=5/2;等效与a=2 会把5/2直接当2处理。2.a=b/7 综合后会优化成乘法，和c 语言优化成魔法数相乘类似。3.a=b/c 综合后会是个除法电路，可能会调用dsp,也可能会是移位想减。与
- 2022-09-20 17:08Star、H的博客 第三章 FPGA笔试题知识点汇总（41~60）
- 2022-10-19 10:02IC_Brother的博客 继2021年IC行业的热火之后，突如其来的行业寒潮席卷了IC行业的所有人，从菜鸟到大佬，每个人都能感受到这次重大变故。在今年这种情况下，能找到工作实属不易，hc缩招，提前批大佬云集，很多公司直接看简历挂人。也有...
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