求助！vivado使用，请问为什么value一直显示高阻态？
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伏案书生 2021-07-09 14:51关注首先你这个是不定态 不是高阻态（ZZZ才是高阻态），其次 你的输入全都没有，就你发的图片来看你的时钟也没用，test模块输入也没有数据。。。
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- 2022-06-21 13:08回答 1 已采纳 没看见时钟 IP 的 reset 属性这个 reset 缺省属性是高有效估计是这里的问题你的激励文件 rst_n 和这个反了，不匹配，时钟 IP 始终是复位状态。这么改下试试 module Clo
- 2022-03-29 21:58回答 2 已采纳 代码没问题能仿真，可能是仿真软件安装设置问题led 输出非常窄的脉冲，仿真能看见，实际在板子上 LED 几乎不亮。需要改
- 2022-04-11 20:15回答 1 已采纳 愁死人了，也不贴代码，记得贴在代码区，别截屏。
- 2023-01-26 22:09β 胡萝卜素的博客 错误： 仿真文件编写正确的情况下，跑出的输出为未知态 解决： 在前面子文件，输出信号的实现函数里，给输出信号一个初始值
- 2022-05-11 15:41回答 1 已采纳 把激励文件贴出来，贴在代码区在 Simulation Sources 里面
- 2021-11-12 12:43回答 1 已采纳 以前碰到过，整了好久，没整好。最后卸掉重新装了一遍才整好。
- 2021-11-06 12:50回答 3 已采纳 这个报错的意思是io的电平标准没有被设置，可能会存在错误，要求重新设置电平标准。应当是存在于约束文件当中，或者是在实现/综合/rtl步骤中进行io planning的时候仅约束了管脚没有约束电平导致的
- 2021-01-29 22:54宁静致远dream的博客 1.1 Vivado仿真网表输出高阻态 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）Vivado仿真网表输出高阻态； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。...
- 2022-08-16 09:05回答 1 已采纳 没这个约束实际是放宽了约束条件约束文件里没有 set_max_delay 这种约束，是不会爆红的，相反，添加这个约束会见红，特别是将时间整的比较短的时候更容易见红。
- 2022-04-07 11:00回答 1 已采纳 verilog 有对文件读写的函数，可以将仿真波形中需要的数据写入文件。
- 2022-05-31 12:17回答 1 已采纳 你看下你的激励文件，时钟的频率被你整错了，看波形文件，你整成20ns 50MHz 的时钟了。看你的IP设置是需要100MHz 时钟的。
- 2021-11-26 15:26月落乌啼霜满天@3760的博客 最近在做关于FPGA原型验证，不清楚代码中的高阻z和不定态x会被映射成什么样的电路。会不会导致前仿真和综合后仿真的结果不一致。所以自己做了个验证。 1，高阻z 代码 先附上用来验证的源代码和仿真代码。 代码结构...
- 2021-11-05 15:47回答 1 已采纳 高版本 vivado 能打开低版本的工程是正常的。反过来，就不行。大多数的工具软件这么操作都不行的。如果你非要这么操作，在 IP 不是被加密的状态下，手动在高版本的 vivado 下把该 IP 导出来
- 2020-04-14 15:07对vivado2018.2的基本使用流程做了一个详细说明.以一个流水灯入门工程为例子,说明了工程的建立,综合,实现,下板调试.
- 2020-12-13 20:34我没偷你猪啊的博客 提示：有些新同学在使用vivado进行后方真时会出现所有波形均为高阻态，不定态的现象。 例如：做一个简单的纯组合电路的3_8译码器的仿真，会出现如图所示的波形状态。其中，输入均为蓝色，是高阻态，输出均为红色，是...
- 2018-11-19 21:31FPGA探索者的博客 ram_out代码作用：当ram的输出为高阻态时，ram_out输出0（即此时滤波系数为0），否则将ram的输出寄存一个时钟后输出，这样ram的输出波形就能和HLS仿真中的一致（延时了1个时钟），而不再会因为滤波器系数存在高阻态...
- 2021-01-15 15:03IC媛的博客 今天在测试模块功能的时候出现这样的一个现象：我点击“Run simulation”，Vivado能够不报错，但是得到的结果确是所有的信号都是蓝色的，时钟也没有出现。我回头检查了好几遍，我的testbench，和之前写的没有差别，...
- 2019-06-21 14:18vivado提供的JESD204B ip核使用例程，包括仿真程序以及代码注释，可进行仿真
- 2023-04-22 09:15FPGA入门到精通的博客 VIvado可以兼容多种第三方编辑器软件，但尤其推荐使用VIsual Studio Code，搭配丰富的查件，可以极大的激发FPGA开发生产力，这里介绍一下Visual Studio Code安装以及常用的配置和插件。
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