Makefile 如何使用循环命令实现对testcase的调用

在Makefile需要实现一个对testcase的调用,每次调用一个testcase,testcase采用Verilog编写,每一个testcase是以task的形式调用的。

在一些文件里看到有类似for循环的运用:
for((i=1;i<100;i++))
do
if((i%3==0))
then
echo $i
continue
fi
done

我照猫画虎写了一个
for((i=1;i<200;i++))
do
simv +test$i
done

simv是一个VCS编译条件下的命令,但是运行起来有问题,simv没有启动。有没有大神能给一点建议的。谢谢!

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