2 sky123bird sky123bird 于 2014.11.22 22:58 提问

AXI 总线 操作外围设备的控制器,Bus2IP_WrCE的值

slv_reg_write_sel = Bus2IP_WrCE[15:0],
case ( slv_reg_write_sel )
16'b1000000000000000 :
for ( byte_index = 0; byte_index <= (C_SLV_DWIDTH/8)-1; byte_index = byte_index+1 )
if ( Bus2IP_BE[byte_index] == 1 )
slv_reg0[(byte_index*8) +: 8] <= Bus2IP_Data[(byte_index*8) +: 8];
...(每个case中一bit是1)
default : (进行处理)
我想知道什么情况下会chip enable 的值会执行这个default,

Csdn user default icon
上传中...
上传图片
插入图片
准确详细的回答,更有利于被提问者采纳,从而获得C币。复制、灌水、广告等回答会被删除,是时候展现真正的技术了!
其他相关推荐
关于SOC中的总线AXI/AHB/APB
很多SOC系统中,同时有多种总线互联方式,比如AXI/APB并存,或者AHB/APB并存,甚至三者同时并存于同一个系统。 我的理解,在功能上,一个总线应该就够了,比如AXI肯定能够满足AHB和APB的应用需求。 所以,为什么在同一个系统中,只实现一种高级别的总线格式,这样既可以资源开销,有可能降低系统的复杂度。 特别对于大系统的FPGA验证,很难在一片FPGA中放下所有资源,而FPGA片间的连线资
AXI4总线协议
新一代FPGA中采用的基本都是AXI4总线协议,例如与slaver侧的DMA或DDR等通信。这篇讲AXI4的博文感觉讲的很清楚。 0.绪论 AXI是高级扩展接口,在AMBA3.0中提出,AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream AXI4.0-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性
ZYNQ基础系列(一) AXI总线通信
PS-PL通信之AXI总线在ZYNQ开发过程中,PS与PL之间的通信是不可避免的,除了MIO与EMIO通信外,还有一种更高速的接口与ARM核通信。本章将创建并测试一个基于高速AXI总线的IP核,以及调用并测试vivado自带的IP核。
FPGA_AXI4总线
一)AXI总线是什么?     AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0,发布于2003年。当前的最新的版本发布于2010年。     AXI4:主要面向高性能地址映射通信的需求;     AXI4-Lite:是一个简单地吞吐量地址映射性通信总线;     AXI4-Stream:面向高速流数据传输;
关于AXI总线乱序传输的问题
关于AXI总线中讲到的interleaved和out of order,这两个词讲到的是不是同一种情况呢?AXI总线中的乱序传输到底指的是那种情况呢?我自己也总结了一下对AXI总线中乱序传输的情况: 1、对于写传输,同一master发出的写地址可以和写数据乱序,如m1按顺序发出两个写命令CMD1和CMD2分别访问S1和S2,此时可以先向S2发送写数据再向S1发送写数据 2、对于读传输,同一sl
Zynq-PL中创建AXI Master接口IP及AXI4-Lite总线主从读写时序测试
转载:原文  http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html0. 引言通过之前的学习,可以在PL端创建从机模式的AXI接口IP核。但是从机模式是被动接收数据,而不能主动的去获取数据,因此计划研究一下AXI Master接口的IP核的构建方法。 1. 利用向导创建AXI Lite Master测试用例    在这一步,AXI类型为...
zedboard如何从PL端控制DDR读写(三)——AXI-FULL总线调试
本文主要是总结一下使用AXI-FULL调试的过程。      首先想到的是用RAM IP核来测试,方法是通过AXI接口向RAM写入一组数据并读出,看起来很简单,然而试了好久都没能出结果。如下图所示,其实AXI RAM就是在本地RAM接口的基础上套了一个AXI的壳      在使用modelsim仿真的时候总是会抛出一个警告,具体的警告类型忘了,下次有机会再尝试。试了好多次都
AXI总线协议
0.绪论 AXI是高级扩展接口,在AMBA3.0中提出,AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream AXI4.0-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性扩展接口,AXI4.0-stream是ARM公司和Xilinx公司一起提出,主要用在FPGA进行以数据为主导的大量数据的传输
Zynq 的AXI4 总线应用
三种AXI4(支持最大256数据突发传输),AXI4-Lite(AXI4的阉割版,单次传输),AXI4-Stream(高速度流数据传输,无限制突发传输) 直接打算使用AXI4
verilog源码积累:ram和axi slaver
ram axi slaver 这两个代码,用过,觉得不错。收下。 ed2-ram00/ram.v at master · samlnx03/ed2-ram00 · GitHub https://github.com/samlnx03/ed2-ram00/blob/master/ram.v uvm_axi/axi_slave.v at master · funningboy/uvm_axi · Gi