verilog写一个32位并转串的模块请帮我看看哪里错了

module BZHUANCHUAN(CLK_RCK,CLK_SCK,BING_IN,CHUAN_OUT);
input CLK_RCK,CLK_SCK;
input [0:31]BING_IN;
output CHUAN_OUT;
reg [0:31]store;

always@(posedge CLK_RCK)
begin
store<=BING_IN;
for(i=0;i<32;i++)
@(posedge CLK_SCK) CHUAN_OUT<=store(i);

end;

end module
第一个错误就是for(i=0;i<32;i++)这句它说

Error (10170): Verilog HDL syntax error at BZHUANCHUAN.v(11) near text "+"; expecting "="

6个回答

是i没有配置寄存器么

verilog中有++操作符么请问。。。。

这个for语法有问题吧?

怎么感觉有c语言的成分

把i定义成 integer类型。

always@(posedge CLK_RCK)
begin
store<=BING_IN;
for(i=0;i<32;i++)
@(posedge CLK_SCK) CHUAN_OUT<=store(i);

end;
这里错了,一个always块一个event列表,而且尽量不要用for循环,如果你要写可综合的代码的话

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