使用verilog实现冒泡排序：输入使用ram1，排序结果输出到ram2.
接口说明
输入：
时钟 （wire[0:0]）
待排序内存数据 （wire[11:0]）
排序启动标志 （wire[0:0]）
输出：
待排序内存地址 （reg[10:0]）
排序内存写使能 （reg[0:0]）
排序内存地址 （reg[10:0]）
排序内存数据 （reg[11:0]）
排序完成标志 （reg[0:0]）
大概原理： 从ram1中读取数据，找到最小值与最小值个数，然后存储到ram2中，存储依次最小值
为一趟排序，知道ram2被排满。希望得到大体的代码框架流程~~
谢谢~~~
