qq_29120023
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2015-06-17 16:46

VHDL 语言三位计数器

  • 计数器
  • eda
  • vhdl

BCD计数器的设计
一、实验目的
1、掌握对时序电路进行设计。
2、设计一个计数范围为0~999的BCD计数器并在七段显示数码管上显示出来。
二、实验原理
一般情况可以采用加法计数器。加法计数器的动作是,每次时钟脉冲信号CLK的上升沿到来时,计数器会将计数值加1。作为计数器还应该由一个使能端EN和清零端CLR:当使能端EN为高电平“1”时,计数器开始计数;当使能端EN为低电平“0”时,计数器停止计数;清零端CLR一般由同步清零和异步清零两种,当清零端CLR为高电平“1”时有效;反之无效。
十进制计数器,当计数满“十”时,应该向高位进位,同时计数变为“0”。在7段显示数码管上显示计数还需要把BCD码转换成7段显示相对应的码,这就需要设计一个译码器。
三、实验内容
1、用VHDL语言编写一个BCD计数器并在七段显示数码管上显示的程序
2、锁定引脚并下载验证结果

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