u010296163
VR史密斯
2015-09-10 03:15
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FPGA VHDL 中的一个警告如何去掉

177行没注释177行没注释 177行注释掉177行注释掉
177没注释的话,出现警告177没注释的话,出现警告!来自网上的主流解释,评价为-6来自网上的主流解释,评价为-6

两个信号的定义如下:
SIGNAL DCM_spd_in : std_logic_vector (7 DOWNTO 0);
PORT (spi_rddata : out std_logic_vector(7 DOWNTO 0); )
求大神帮忙!!

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2条回答 默认 最新

  • weixin_32900211
    我加班特长 2015-11-18 02:19
    已采纳

    我觉得这和你注不注释没关系,warning的意思是你综合出了锁存器,这个可能产生时序错误。你可以试试边沿触发,应该就没这个警告了

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  • u010296163
    VR史密斯 2015-09-10 04:31

    希望社区里的FPGA大神过来看看看啊

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