Verilog语言中include如何使用?

我有一些macro.vh以及参数文件parameter.h,作为全局参数在工程文件中,但是我写' include “parameter.h”会出错,出错信息:synth 8-29841.how to deal with?thanks!

1个回答

一般這種問題都是出現在你的simulator找不到你的parameter所存在的目錄
查閱simulator的user manual, 應該可以指定simulator到你指定的目錄存取parameter.h

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module xs( clk, en, rst, rect, new, xy, ratioX, ratioY, Index00, Index01, Index10, Index11, IntY, IntX, SrcY, SrcX ); input[25:0] rect,new,xy; input clk,en,rst; output[25:0] Index00,Index01,Index10,Index11; output [12:0] IntY,IntX,SrcY,SrcX,ratioY,ratioX; reg [25:0] Index00,Index01,Index10,Index11; reg [12:0] IntY,IntX,SrcY,SrcX,ratioY,ratioX; reg[1:0] i; always @(posedge clk) begin if(!rst) begin Index00<=13'd0; Index01<=13'd0; Index10<=13'd0; Index11<=13'd0; IntY <= 13'd0; IntX <= 13'd0; SrcX <= 13'd0; SrcY <= 13'd0; ratioX <=13'd0; ratioY <=13'd0; end else if(!en) begin ratioY <=13'd100*(rect[12:0]-1) / (new[12:0]-1); ratioX <=13'd100*(rect[25:13]-1) / (new[25:13]-1); IntY <= xy[12:0]*13'd100*ratioY>>13'd100; IntX <= xy[25:13]* 13'd100*ratioX>>13'd100; SrcY <= IntY + 13'd1; SrcX <= IntX + 13'd1; Index00 <= {IntX,IntY}; Index01 <= {IntX,SrcY}; Index10 <= {SrcX,IntY}; Index11 <= {SrcX,SrcY}; end end endmodule

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帮忙把VHDL主程序转化成verilog语言的。。。跪谢啊

entity dac3283_ctrl is generic ( START_ADDR : std_logic_vector(27 downto 0) := x"0000000"; STOP_ADDR : std_logic_vector(27 downto 0) := x"00000FF" ); port ( rst : in std_logic; clk : in std_logic; -- Sequence interface init_ena : in std_logic; init_done : out std_logic; -- Command Interface clk_cmd : in std_logic; in_cmd_val : in std_logic; in_cmd : in std_logic_vector(63 downto 0); out_cmd_val : out std_logic; out_cmd : out std_logic_vector(63 downto 0); in_cmd_busy : out std_logic; -- SPI control spi_n_oe : out std_logic; spi_n_cs : out std_logic; spi_sclk : out std_logic; spi_sdo : out std_logic; spi_sdi : in std_logic ); end dac3283_ctrl; architecture dac3283_ctrl_syn of dac3283_ctrl is component fmc150_stellar_cmd is generic ( START_ADDR : std_logic_vector(27 downto 0) := x"0000000"; STOP_ADDR : std_logic_vector(27 downto 0) := x"00000FF" ); port ( reset : in std_logic; -- Command Interface clk_cmd : in std_logic; --cmd_in and cmd_out are synchronous to this clock; out_cmd : out std_logic_vector(63 downto 0); out_cmd_val : out std_logic; in_cmd : in std_logic_vector(63 downto 0); in_cmd_val : in std_logic; -- Register interface clk_reg : in std_logic; --register interface is synchronous to this clock out_reg : out std_logic_vector(31 downto 0); --caries the out register data out_reg_val : out std_logic; --the out_reg has valid data (pulse) out_reg_addr : out std_logic_vector(27 downto 0); --out register address in_reg : in std_logic_vector(31 downto 0); --requested register data is placed on this bus in_reg_val : in std_logic; --pulse to indicate requested register is valid in_reg_req : out std_logic; --pulse to request data in_reg_addr : out std_logic_vector(27 downto 0); --requested address --mailbox interface mbx_in_reg : in std_logic_vector(31 downto 0); --value of the mailbox to send mbx_in_val : in std_logic --pulse to indicate mailbox is valid ); end component fmc150_stellar_cmd; component pulse2pulse port ( rst : in std_logic; in_clk : in std_logic; out_clk : in std_logic; pulsein : in std_logic; pulseout : out std_logic; inbusy : out std_logic ); end component; component dac3283_init_mem is port ( clka : in std_logic; addra : in std_logic_vector(4 downto 0); douta : out std_logic_vector(15 downto 0) ); end component; constant ADDR_GLOBAL : std_logic_vector := x"0000020"; constant ADDR_MAX_WR : std_logic_vector := x"000001F"; constant ADDR_MAX_RD : std_logic_vector := x"000001F"; type sh_states is (idle, instruct, data_io, data_valid); signal sh_state : sh_states; signal serial_clk : std_logic; signal sclk_ext : std_logic; signal out_reg_val : std_logic; signal out_reg_addr : std_logic_vector(27 downto 0); signal out_reg : std_logic_vector(31 downto 0); signal in_reg_req : std_logic; signal in_reg_addr : std_logic_vector(27 downto 0); signal in_reg_val : std_logic; signal in_reg : std_logic_vector(31 downto 0); signal done_sclk : std_logic; signal init_done_sclk : std_logic; signal init_done_tmp : std_logic; signal init_done_prev : std_logic; signal init : std_logic; signal init_tmp : std_logic; signal init_reg : std_logic; signal inst_val : std_logic; signal inst_reg_val : std_logic; signal inst_rw : std_logic; signal inst_reg : std_logic_vector(4 downto 0); signal data_reg : std_logic_vector(7 downto 0); signal sh_counter : integer; signal shifting : std_logic; signal read_n_write : std_logic; signal ncs_int : std_logic; signal busy : std_logic; signal sdi : std_logic; signal shift_reg : std_logic_vector(15 downto 0); signal init_address : std_logic_vector(4 downto 0); signal init_data : std_logic_vector(15 downto 0); signal read_byte_val : std_logic; signal data_read_val : std_logic; signal data_read : std_logic_vector(7 downto 0); begin ---------------------------------------------------------------------------------------------------- -- Generate serial clock (max 20MHz) ---------------------------------------------------------------------------------------------------- process (clk) -- Divide by 2^4 = 16, CLKmax = 16 x 20MHz = 320MHz variable clk_div : std_logic_vector(3 downto 0) := (others => '0'); begin if (rising_edge(clk)) then clk_div := clk_div + '1'; -- The slave samples the data on the rising edge of SCLK. -- therefore we make sure the external clock is slightly -- after the internal clock. sclk_ext <= clk_div(clk_div'length-1); serial_clk <= sclk_ext; end if; end process; ---------------------------------------------------------------------------------------------------- -- Stellar Command Interface ---------------------------------------------------------------------------------------------------- fmc150_stellar_cmd_inst : fmc150_stellar_cmd generic map ( START_ADDR => START_ADDR, STOP_ADDR => STOP_ADDR ) port map ( reset => rst, clk_cmd => clk_cmd, in_cmd_val => in_cmd_val, in_cmd => in_cmd, out_cmd_val => out_cmd_val, out_cmd => out_cmd, clk_reg => clk, out_reg_val => out_reg_val, out_reg_addr => out_reg_addr, out_reg => out_reg, in_reg_req => in_reg_req, in_reg_addr => in_reg_addr, in_reg_val => in_reg_val, in_reg => in_reg, mbx_in_val => '0', mbx_in_reg => (others => '0') ); ---------------------------------------------------------------------------------------------------- -- Shoot commands to the state machine ---------------------------------------------------------------------------------------------------- process (rst, clk) begin if (rst = '1') then init_done <= '0'; init_done_tmp <= '0'; init_done_prev <= '0'; init <= '0'; in_reg_val <= '0'; in_reg <= (others => '0'); inst_val <= '0'; inst_rw <= '0'; inst_reg <= (others=> '0'); data_reg <= (others=> '0'); elsif (rising_edge(clk)) then init_done <= init_done_sclk; init_done_tmp <= done_sclk; init_done_prev <= init_done_tmp; -- Release the init flag on rising edge init done if (init_done_tmp = '1' and init_done_prev = '0') then init <= '0'; -- Enable the init flag when enable flag is high, but done flag is low elsif (init_ena = '1' and init_done_tmp = '0') then init <= '1'; -- There is one additional status and control register available elsif (out_reg_val = '1' and out_reg_addr = ADDR_GLOBAL) then init <= out_reg(0); end if; -- There is one additional status and control register available if (in_reg_req = '1' and in_reg_addr = ADDR_GLOBAL) then in_reg_val <= '1'; in_reg <= conv_std_logic_vector(0, 27) & '0' & busy & '0' & '0' & init_done_prev; -- read from serial if when address is within device range elsif (in_reg_addr <= ADDR_MAX_RD) then in_reg_val <= data_read_val; in_reg <= conv_std_logic_vector(0, 24) & data_read; else in_reg_val <= '0'; in_reg <= in_reg; end if; -- Write instruction, only when address is within device range if (out_reg_val = '1' and out_reg_addr <= ADDR_MAX_WR) then inst_val <= '1'; inst_rw <= '0'; -- write inst_reg <= out_reg_addr(4 downto 0); data_reg <= out_reg(7 downto 0); -- Read instruction, only when address is within device range elsif (in_reg_req = '1' and in_reg_addr <= ADDR_MAX_RD) then inst_val <= '1'; inst_rw <= '1'; -- read inst_reg <= in_reg_addr(4 downto 0); data_reg <= data_reg; -- No instruction else inst_val <= '0'; inst_rw <= inst_rw; inst_reg <= inst_reg; data_reg <= data_reg; end if; end if; end process; -- Intruction pulse pulse2pulse_inst0 : pulse2pulse port map ( rst => rst, in_clk => clk, out_clk => serial_clk, pulsein => inst_val, pulseout => inst_reg_val, inbusy => open ); ---------------------------------------------------------------------------------------------------- -- Serial interface state-machine ---------------------------------------------------------------------------------------------------- process (rst, serial_clk) begin if (rst = '1') then init_tmp <= '0'; init_reg <= '0'; sh_state <= idle; sh_counter <= 0; shifting <= '0'; read_n_write <= '0'; ncs_int <= '1'; elsif (rising_edge(serial_clk)) then -- Double synchonise flag from other clock domain init_tmp <= init; init_reg <= init_tmp; -- Main state machine case sh_state is when idle => sh_counter <= shift_reg'length-data_reg'length-1; --total length minus data bytes; -- Accept every instruction if (inst_reg_val = '1' or init_reg = '1') then shifting <= '1'; read_n_write <= inst_rw and not init_reg; -- force write during init ncs_int <= '0'; sh_state <= instruct; else shifting <= '0'; ncs_int <= '1'; end if; when instruct => if (sh_counter = 0) then sh_counter <= data_reg'length-1; sh_state <= data_io; else sh_counter <= sh_counter - 1; end if; when data_io => if (sh_counter = 0) then sh_counter <= shift_reg'length-data_reg'length-1; --total length minus one data byte; shifting <= '0'; ncs_int <= '1'; if (read_n_write = '1') then sh_state <= data_valid; else sh_state <= idle; end if; else sh_counter <= sh_counter - 1; end if; when data_valid => sh_state <= idle; when others => sh_state <= idle; end case; end if; end process; busy <= '0' when (sh_state = idle and init_reg = '0') else '1';

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testbench有几个问题比较雷同 但不知道为什么 都显示最后括号里的内容错了 ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e,f,g; wire[1:0] outa; wire qout; wire LAMP; reg reset,load,cin,data,ud; count count (clk,a,b,c,d,e,f,g,qout,reset,load,cin,data,ud); initial begin clk=1'b0; reset=1'b1; cin=1'b0; data=1'b0; ud=1'b1; load=1'b1; #10 reset=1'b0; load=1'b0; always #10 clk=~clk; count( .clk(clk), .load(load), .reset(reset), .data(data), .cin(cin), .ud(ud), ); end endmodule ``` ** Error: C:/modeltech_10.1a/examples/test.v(21): near "always": syntax error, unexpected always ** Error: C:/modeltech_10.1a/examples/test.v(25): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(26): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(27): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(28): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(29): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(30): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(31): Empty argument not allowed in verilog.

求助大神c程序的verilog写法

将下列c程序改为verilog程序 #include <stdio.h> #include <stdlib.h> int f0(int, int, int); int f1(int, int, int); int f2(int, int, int); int f3(int, int, int); int main(int argc, char ** argv) { unsigned int s[5]={0X12345678,0X23456789,0X3456789A,0X456789AB,0X56789ABC}; unsigned int h[4]={0X11223344,0X22334455,0X33445566,0X44556677}; unsigned int M[48]; unsigned int z,i; unsigned int a, b, c, d, e; unsigned int U; FILE *source, *result; /* for(z=0;z<8;z++) { printf("%d\n", z); scanf("%x",&M[z]); } */ if(argc != 3){ printf("Usage: rng source_file result_file.\n"); return 1; } if((source = fopen(argv[1], "rb")) == NULL){ printf("Error! Can't open %s for read. \n", argv[1]); return 1; } if((result = fopen(argv[2], "wb")) == NULL){ printf("Error! Can't open %s for write. \n", argv[2]); return 1; } while(!feof(source)){ for(z=0;z<8;z++) { fscanf(source, "%x", &M[z]); printf("Data readed is %08X\n", M[z]); //fread(&M[z], sizeof(unsigned int), 1, source); } for(z=8;z<48;z++) { M[z]=((M[z-1]^M[z-2]^M[z-5]^M[z-8])<<1)|((M[z-1]^M[z-2]^M[z-5]^M[z-8])>>31); printf("M[%d] is %08X \n", z, M[z]); } a = h[0]; b = h[1]; c = h[2]; d = h[3]; for(z=0;z<48;z++) { e = (c<<3)|(c>>29); switch(z%4){ case 0: U = f0(a,b,e)+d+M[z]+s[z%5]; break; case 1: U = f1(a,b,e)+d+M[z]+s[z%5]; break; case 2: U = f2(a,b,e)+d+M[z]+s[z%5]; break; case 3: U = f3(a,b,e)+d+M[z]+s[z%5]; break; default: printf("Error!\n"); return 1; } d = c; c = b; b = (a<<23)|(a>>9); a = U; //if(z == 46){ printf("z=%d : ", z); printf("%08X", d); printf("%08X", c); printf("%08X", b); printf("%08X", a); printf("\n"); //} } h[0] = h[0]+a; h[1] = h[1]+b; h[2] = h[2]+c; h[3] = h[3]+d; for(z=0;z<4;z++) { printf("%08X", h[z]); } printf("\n"); printf("%08X", d); printf("%08X", c); printf("%08X", b); printf("%08X", a); printf("\n"); for(z=0;z<4;z++) { fprintf(result, "%08X\n", h[z]); } printf("\n"); //printf("s4 is %X\n", s[4]^s[0]); //printf("s4 is %X\n", ((s[4]<<1)|(s[4]>>31))); } //while fclose(source); fclose(result); return 0; } int f0(int a , int b, int c) { return a^b^c; } int f1(int a , int b, int c) { return (a&b)|(~a&c); } int f2(int a , int b, int c) { return a^(b|~c); } int f3(int a , int b, int c) { return (a&b)|(b&c)|(c&a); }

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最近刚上手数字电路实验,很多地方都不懂,实验课要求做出数码管静态显示计数器。自己写了一段代码也没报错,但是上basys3板子就行不通。 总体思路如下: 1: 计数模块 ``` module cnt( input clk1, output reg[3:0] cnt ); reg [27:0] times; initial times = 28'b0; always@(posedge clk1) begin if(times == 5000000) begin times = 28'b0; cnt = cnt + 4'b1; end else times = times + 28'b1; end endmodule ``` #####2: 数码管显示模块 ``` module seg( input clk2, input [3:0] cnt, output[6:0] seg ); reg [6:0] r_seg; assign seg = r_seg; always @(*) begin case(cnt) 4'b0000: r_seg = 7'b1111110; 4'b0001: r_seg = 7'b0000110; 4'b0010: r_seg = 7'b1101101; 4'b0011: r_seg = 7'b1111001; 4'b0100: r_seg = 7'b0110011; 4'b0101: r_seg = 7'b1011011; 4'b0110: r_seg = 7'b1011111; 4'b0111: r_seg = 7'b1110000; 4'b1000: r_seg = 7'b1111111; 4'b1001: r_seg = 7'b1111011; 4'b1010: r_seg = 7'b1110111; 4'b1011: r_seg = 7'b0011111; 4'b1100: r_seg = 7'b1001110; 4'b1101: r_seg = 7'b0111101; 4'b1110: r_seg = 7'b1001111; 4'b1111: r_seg = 7'b1000111; default: r_seg = 7'b1111111; endcase end endmodule ``` 3:主调用模块 ``` module top( input clk_in1, output [6:0] seg_display ); wire r_cnt; wire clk1_cnt; wire clk2_seg; clk_wiz_0 instance_name ( // Clock out ports .clk_out1(clk1_cnt), // output clk_out1 .clk_out2(clk2_seg), // output clk_out2 .clk_in1(clk_in1) ); // input clk_in1 cnt instance_cnt( .cnt(r_cnt), .clk1(clk1_cnt) ); seg instance_seg( .seg(seg_display), .cnt(r_cnt), .clk2(clk2_seg) ); endmodule ``` 现在主要由以下问题: 1. 我上板之后发现有跳动,但一直都是 E(且七个段颜色不一) 2. 如果要加使能信号,是4个数码管中只有一个 在跳动,那我应该把它放在主文件中当作输入吗?还是在seg这个module中呢? 如果能被解答就太感谢了 !因为被学校强制要求上这个课我也很无奈,自己啥也不会 ,还在学习中。。 PS 标签实在是在不到verilog,好尴尬。。。随便贴了一个,见谅。。

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微信公众平台开发入门

本套课程的设计完全是为初学者量身打造,课程内容由浅入深,课程讲解通俗易懂,代码实现简洁清晰。通过本课程的学习,学员能够入门微信公众平台开发,能够胜任企业级的订阅号、服务号、企业号的应用开发工作。 通过本课程的学习,学员能够对微信公众平台有一个清晰的、系统性的认识。例如,公众号是什么,它有什么特点,它能做什么,怎么开发公众号。 其次,通过本课程的学习,学员能够掌握微信公众平台开发的方法、技术和应用实现。例如,开发者文档怎么看,开发环境怎么搭建,基本的消息交互如何实现,常用的方法技巧有哪些,真实应用怎么开发。

4小时玩转微信小程序——基础入门与微信支付实战

这是一个门针对零基础学员学习微信小程序开发的视频教学课程。课程采用腾讯官方文档作为教程的唯一技术资料来源。杜绝网络上质量良莠不齐的资料给学员学习带来的障碍。 视频课程按照开发工具的下载、安装、使用、程序结构、视图层、逻辑层、微信小程序等几个部分组织课程,详细讲解整个小程序的开发过程

Java基础知识面试题(2020最新版)

文章目录Java概述何为编程什么是Javajdk1.5之后的三大版本JVM、JRE和JDK的关系什么是跨平台性?原理是什么Java语言有哪些特点什么是字节码?采用字节码的最大好处是什么什么是Java程序的主类?应用程序和小程序的主类有何不同?Java应用程序与小程序之间有那些差别?Java和C++的区别Oracle JDK 和 OpenJDK 的对比基础语法数据类型Java有哪些数据类型switc...

IE主页被篡改修复

IE主页修复。IE主页被篡改修复。一键修复IE主页

我说我不会算法,阿里把我挂了。

不说了,字节跳动也反手把我挂了。

土豆SDK(Java版)-非官方

由于土豆SDK一直建设中,最近几天抽空写了一套java的SDK。包含了现有的所有请求协议。本套SDK中仅提供了oAuth的方式(引用oAuth.net的java版示例),并没有在框架中实现,涉及到登录

Java8零基础入门视频教程

这门课程基于主流的java8平台,由浅入深的详细讲解了java SE的开发技术,可以使java方向的入门学员,快速扎实的掌握java开发技术!

【数据结构与算法综合实验】欢乐连连看(C++ & MFC)案例

这是武汉理工大学计算机学院数据结构与算法综合实验课程的第三次项目:欢乐连连看(C++ & MFC)迭代开发代码。运行环境:VS2017。已经实现功能:开始游戏、消子、判断胜负、提示、重排、计时、帮助。

数学建模竞赛D题“汽车行驶工况构建

第十六届“华为杯”数学建模竞赛D题“汽车行驶工况构建”论文。论文获得比赛国家二等奖,论文为原创,仅供参考。 关键词:数据处理;降维;聚类。

Vue.js 2.0之全家桶系列视频课程

基于新的Vue.js 2.3版本, 目前新全的Vue.js教学视频,让你少走弯路,直达技术前沿! 1. 包含Vue.js全家桶(vue.js、vue-router、axios、vuex、vue-cli、webpack、ElementUI等) 2. 采用笔记+代码案例的形式讲解,通俗易懂

Android音视频开发全套

Android平台音视频开发全套,涉及:FFmpeg软解码解码、Mediacodec硬解码编码、Openssl音频播放、OpenGL ES视频渲染、RTMP推流等核心重要知识点。

设计模式(JAVA语言实现)--20种设计模式附带源码

课程亮点: 课程培训详细的笔记以及实例代码,让学员开始掌握设计模式知识点 课程内容: 工厂模式、桥接模式、组合模式、装饰器模式、外观模式、享元模式、原型模型、代理模式、单例模式、适配器模式 策略模式、模板方法模式、观察者模式、迭代器模式、责任链模式、命令模式、备忘录模式、状态模式、访问者模式 课程特色: 笔记设计模式,用笔记串连所有知识点,让学员从一点一滴积累,学习过程无压力 笔记标题采用关键字标识法,帮助学员更加容易记住知识点 笔记以超链接形式让知识点关联起来,形式知识体系 采用先概念后实例再应用方式,知识点深入浅出 提供授课内容笔记作为课后复习以及工作备查工具 部分图表(电脑PC端查看):

极简JAVA学习营第四期(报名以后加助教微信:eduxy-1)

想学好JAVA必须要报两万的培训班吗? Java大神勿入 如果你: 零基础想学JAVA却不知道从何入手 看了一堆书和视频却还是连JAVA的环境都搭建不起来 囊中羞涩面对两万起的JAVA培训班不忍直视 在职没有每天大块的时间专门学习JAVA 那么恭喜你找到组织了,在这里有: 1. 一群志同道合立志学好JAVA的同学一起学习讨论JAVA 2. 灵活机动的学习时间完成特定学习任务+每日编程实战练习 3. 热心助人的助教和讲师及时帮你解决问题,不按时完成作业小心助教老师的家访哦 上一张图看看前辈的感悟: &nbsp; &nbsp; 大家一定迫不及待想知道什么是极简JAVA学习营了吧,下面就来给大家说道说道: 什么是极简JAVA学习营? 1. 针对Java小白或者初级Java学习者; 2. 利用9天时间,每天1个小时时间; 3.通过 每日作业 / 组队PK / 助教答疑 / 实战编程 / 项目答辩 / 社群讨论 / 趣味知识抢答等方式让学员爱上学习编程 , 最终实现能独立开发一个基于控制台的‘库存管理系统’ 的学习模式 极简JAVA学习营是怎么学习的? &nbsp; 如何报名? 只要购买了极简JAVA一:JAVA入门就算报名成功! &nbsp;本期为第四期极简JAVA学习营,我们来看看往期学员的学习状态: 作业看这里~ &nbsp; 助教的作业报告是不是很专业 不交作业打屁屁 助教答疑是不是很用心 &nbsp; 有奖抢答大家玩的很嗨啊 &nbsp; &nbsp; 项目答辩终于开始啦 &nbsp; 优秀者的获奖感言 &nbsp; 这是答辩项目的效果 &nbsp; &nbsp; 这么细致的服务,这么好的氛围,这样的学习效果,需要多少钱呢? 不要1999,不要199,不要99,只要9.9 是的你没听错,只要9.9以上所有就都属于你了 如果你: 1、&nbsp;想学JAVA没有基础 2、&nbsp;想学JAVA没有整块的时间 3、&nbsp;想学JAVA没有足够的预算 还等什么?赶紧报名吧,抓紧抢位,本期只招300人,错过只有等时间待定的下一期了 &nbsp; 报名请加小助手微信:eduxy-1 &nbsp; &nbsp;

2019 AI开发者大会

2019 AI开发者大会(AI ProCon 2019)是由中国IT社区CSDN主办的AI技术与产业年度盛会。多年经验淬炼,如今蓄势待发:2019年9月6-7日,大会将有近百位中美顶尖AI专家、知名企业代表以及千余名AI开发者齐聚北京,进行技术解读和产业论证。我们不空谈口号,只谈技术,诚挚邀请AI业内人士一起共铸人工智能新篇章!

web网页制作期末大作业

分享思维,改变世界. web网页制作,期末大作业. 所用技术:html css javascript 分享所学所得

手把手实现Java图书管理系统(附源码)

【超实用课程内容】 本课程演示的是一套基于Java的SSM框架实现的图书管理系统,主要针对计算机相关专业的正在做毕设的学生与需要项目实战练习的java人群。详细介绍了图书管理系统的实现,包括:环境搭建、系统业务、技术实现、项目运行、功能演示、系统扩展等,以通俗易懂的方式,手把手的带你从零开始运行本套图书管理系统,该项目附带全部源码可作为毕设使用。 【课程如何观看?】 PC端:https://edu.csdn.net/course/detail/27513 移动端:CSDN 学院APP(注意不是CSDN APP哦) 本课程为录播课,课程2年有效观看时长,大家可以抓紧时间学习后一起讨论哦~ 【学员专享增值服务】 源码开放 课件、课程案例代码完全开放给你,你可以根据所学知识,自行修改、优化 下载方式:电脑登录https://edu.csdn.net/course/detail/27513,点击右下方课程资料、代码、课件等打包下载

MySQL数据库面试题(2020最新版)

文章目录数据库基础知识为什么要使用数据库什么是SQL?什么是MySQL?数据库三大范式是什么mysql有关权限的表都有哪几个MySQL的binlog有有几种录入格式?分别有什么区别?数据类型mysql有哪些数据类型引擎MySQL存储引擎MyISAM与InnoDB区别MyISAM索引与InnoDB索引的区别?InnoDB引擎的4大特性存储引擎选择索引什么是索引?索引有哪些优缺点?索引使用场景(重点)...

2019 Python开发者日-培训

本次活动将秉承“只讲技术,拒绝空谈”的理念,邀请十余位身处一线的Python技术专家,重点围绕Web开发、自动化运维、数据分析、人工智能等技术模块,分享真实生产环境中使用Python应对IT挑战的真知灼见。此外,针对不同层次的开发者,大会还安排了深度培训实操环节,为开发者们带来更多深度实战的机会。

C++语言基础视频教程

C++语言基础视频培训课程:本课与主讲者在大学开出的程序设计课程直接对接,准确把握知识点,注重教学视频与实践体系的结合,帮助初学者有效学习。本教程详细介绍C++语言中的封装、数据隐藏、继承、多态的实现等入门知识;主要包括类的声明、对象定义、构造函数和析构函数、运算符重载、继承和派生、多态性实现等。 课程需要有C语言程序设计的基础(可以利用本人开出的《C语言与程序设计》系列课学习)。学习者能够通过实践的方式,学会利用C++语言解决问题,具备进一步学习利用C++开发应用程序的基础。

零基础学C#编程—C#从小白到大咖

本课程从初学者角度出发,提供了C#从入门到成为程序开发高手所需要掌握的各方面知识和技术。 【课程特点】 1 由浅入深,编排合理; 2 视频讲解,精彩详尽; 3 丰富实例,轻松易学; 4 每章总结配有难点解析文档。 15大章节,228课时,1756分钟与你一同进步!

编程实现学生基本信息管理程序

编程实现学生基本信息管理程序。学生基本信息包括:学号、姓名、性别、年龄、班级、学院、专业等。具体实现的管理功能如下: (1) 输入并显示多个学生的基本信息; (2) 可根据需要实现学生信息的添加; (

android 漂亮的UI界面 完整的界面设计

声明:这也是我学习时在网上下载的,鉴于分享精神,并且觉得很不错才上传上来的。。。。。 android 漂亮的UI界面 完整的界面设计 这是一个完整的UI设计,但是没写动作,这是一个公司程序员的公司任务

Anaconda详细安装及使用教程(带图文)

Anacond的介绍 Anaconda指的是一个开源的Python发行版本,其包含了conda、Python等180多个科学包及其依赖项。 因为包含了大量的科学包,Anaconda 的下载文件比较大(约 531 MB),如果只需要某些包,或者需要节省带宽或存储空间,也可以使用Miniconda这个较小的发行版(仅包含conda和 Python)。 Conda是一个开源的包、环境管理器,可以用于...

DirectX修复工具V4.0增强版

DirectX修复工具(DirectX Repair)是一款系统级工具软件,简便易用。本程序为绿色版,无需安装,可直接运行。 本程序的主要功能是检测当前系统的DirectX状态,如果发现异常则进行修复

几率大的Redis面试题(含答案)

本文的面试题如下: Redis 持久化机制 缓存雪崩、缓存穿透、缓存预热、缓存更新、缓存降级等问题 热点数据和冷数据是什么 Memcache与Redis的区别都有哪些? 单线程的redis为什么这么快 redis的数据类型,以及每种数据类型的使用场景,Redis 内部结构 redis的过期策略以及内存淘汰机制【~】 Redis 为什么是单线程的,优点 如何解决redis的并发竞争key问题 Red...

技术大佬:我去,你写的 switch 语句也太老土了吧

昨天早上通过远程的方式 review 了两名新来同事的代码,大部分代码都写得很漂亮,严谨的同时注释也很到位,这令我非常满意。但当我看到他们当中有一个人写的 switch 语句时,还是忍不住破口大骂:“我擦,小王,你丫写的 switch 语句也太老土了吧!” 来看看小王写的代码吧,看完不要骂我装逼啊。 private static String createPlayer(PlayerTypes p...

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