TsingyangX 2015-10-06 05:40 采纳率: 0%
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已结题

FPGA 读RAM的时序问题

正常RAM的数据变化比地址变化晚2个27M时钟，为什么我的只晚了1个27M时钟

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2条回答 默认 最新

  • 万_大_帅 2019-06-26 23:09
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    因为第一个数据是缓存的，不可以拿来用的数据哦。

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