Vivado环境下Verilog代码综合是出错

[Common 17-345] A valid license was not found for feature 'Synthesis' and/or device 'xc7vx980t'. Please run the Xilinx License Configuration Manager for assistance in determining
which features and devices are licensed for your system.
是器件不支持还是licence无效,换器件还是出现同样的问题

1个回答

A valid license was not found
license无效。说的很清楚。

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本人的vivado版本是2014.4 http://blog.sina.com.cn/s/blog_bff0927b01018zfe.html 想按照这个博客内容跑一次跑马灯,可是Run synthesis之后就报错Common 17-345 完整的报错内容如下 [Common 17-345] A valid license was not found for feature 'Synthesis' and/or device 'xq7a100t'. Please run the Vivado License Manager for assistance in determining which features and devices are licensed for your system. 我看这个问提好像和lisence有关,看了一些文章,好多人说win10不能用vivado2014 想知道大神们都怎么解决这个问题的。

verilog写一个32位并转串的模块请帮我看看哪里错了

module BZHUANCHUAN(CLK_RCK,CLK_SCK,BING_IN,CHUAN_OUT); input CLK_RCK,CLK_SCK; input [0:31]BING_IN; output CHUAN_OUT; reg [0:31]store; always@(posedge CLK_RCK) begin store<=BING_IN; for(i=0;i<32;i++) @(posedge CLK_SCK) CHUAN_OUT<=store(i); end; end module 第一个错误就是for(i=0;i<32;i++)这句它说 Error (10170): Verilog HDL syntax error at BZHUANCHUAN.v(11) near text "+"; expecting "="

关于VIVADO仿真时出现的问题:

[XSIM 43-3225] Cannot find design unit xil_defaultlib.testbench in library work located at xsim.dir/work. 之前是可以仿真的,在工程中添加了一个source后,就出现了这个问题,是因为在工程中添加source后,testbench中需要做对应的什么修改么?

关于Vivado调用ModelSIM的问题???

过程是这样的:首先我实现了vivado调用ModelSIM仿真,但改错时,如果每次都去从多个模块中加信号,再重新跑仿真,显然很麻烦,然后我在工程文件夹下编写了一个do文件,路径在**.sim\sim_1\behav 下,这里就出现了几个问题?1. 编译不通过,提示说什么源文件是只读模式? 2. 当我再次打开工程目录时,发现之前写的do文件被删除了? 请问, 1. 能不能这样做?就是用Vivado调用ModelSIM,写do文件,快速 仿真,我觉得应该可以吧? 2. 为什么之前的do文件 被删除了,是不是应该修改什么参数? 求助啊????谢谢各位了!!!

请问verilog 代码 a<=#b 1’b0;是什么意思?

module DFF_ASYNC_RST (Data, Clk, Reset, Q); input Data, Clk, Reset; output Q; parameter U_DLY =1; reg Q; always @ (posedge Clk or negedge Reset) if ( ~Reset) Q <= #U_DLY 1'b0 ; 这里不懂是什么意思,求解答 else Q <= #U_DLY Data ; endmudule

verilog多次例化的module是并行执行的吗

FPGA新手提问,verilog程序中多次例化同一个module,在顶层module中多次例化的module是并行执行还是串行执行的? ```ad7606 u1_ad7606 ( //Input ports .sysclk (sysclk), .ad_DB (ad_DB_1), .busy (ad_busy_1), .RST_B (reset_b), //Output ports .cva_cvb (ad_cva_cvb_1), .rd (ad_rd_1), .cs (ad_cs_1), .rst (ad_rst_1), .ad_DATA (ad_DATA_1) ); ad7606 u2_ad7606 ( //Input ports .sysclk (sysclk), .ad_DB (ad_DB_2), .busy (ad_busy_2), .RST_B (reset_b), //Output ports .cva_cvb (ad_cva_cvb_2), .rd (ad_rd_2), .cs (ad_cs_2), .rst (ad_rst_2), .ad_DATA (ad_DATA_2) ); ```

VIVADO debug的时候波形为什么顺序反了?

使用vivado进行观测PLL模块输出的时钟,发现正好顺序反了,不知道哪里有问题。 代码: ``` `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2016/09/28 15:04:30 // Design Name: // Module Name: led // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module led( input sys_clk, output reg [3:0] led ); reg[31:0] timer_cnt; (*mark_debug = "TRUE"*)wire clk_65MHz; (*mark_debug = "TRUE"*)wire clk_455MHz; (*mark_debug = "TRUE"*)wire lock; (*mark_debug = "TRUE"*)wire pro_out0,pro_out1;//reset pll //assign clk_in=sys_clk; //主体部分 ila_1 m_ila( .clk(sys_clk), .probe0(clk_65MHz), .probe1(clk_455MHz), .probe2(pro_out0), .probe3(lock) ); clk_wiz_0 m_clk ( // Clock in ports .clk_in1(sys_clk), // Clock out ports .clk_out1(clk_65MHz), .clk_out2(clk_455MHz), // Status and control signals .reset(pro_out0), .locked(lock) ); vio_1 m_vio( .clk(sys_clk), .probe_in0(), .probe_in1(), .probe_out0(pro_out0), .probe_out1(pro_out1) ); always@(posedge sys_clk) begin if(timer_cnt >= 32'd49_999_999) begin led <= ~led; timer_cnt <= 32'd0; end else begin led <= led; timer_cnt <= timer_cnt + 32'd1; end end endmodule ``` 仿真结果: ![为什么65MHz和455MHz顺序正好反了?](https://img-ask.csdn.net/upload/201811/20/1542723289_644503.png) 就想知道为什么65MHz和455MHz顺序正好反了?

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``` `timescale 1ns/1ps module freq (); reg clk_250 = 1'b0 ; reg rst = 1'b1 ; reg [6 : 0] cnt = 7'd0 ; reg valid = 1'b0 ; reg [2 : 0] valid_cnt = 3'd0 ; parameter PERIOD_250 = 4 ; //产生250MHZ时钟 initial begin clk_250 = 0; forever #(PERIOD_250/2) clk_250 = ~clk_250; end initial begin #8 rst = 1'b0 ; end always @ ( posedge clk_250 ) begin if( rst == 1) cnt <= 8'b0000_0000 ; else begin if( cnt == 8'd100 ) cnt <= 8'd1 ; else cnt <= cnt + 8'b1; end end always @ ( posedge clk_250 ) begin if( rst == 1'b1 ) valid_cnt <= 3'd0 ; else begin if( valid_cnt == 3'd6) valid_cnt <= 3'd1; else valid_cnt <= valid_cnt + 3'd1; end end always @ ( posedge clk_250 ) begin if( rst == 1) valid <= 1'b0 ; else begin if( valid_cnt == 1) valid <= 1'd1; else valid <= 1'd0; end end endmodule ``` 上面代码想实现的是1到100的数据进行循环。并且有一个valid信号标志有效位,每6个数据有一个valid信号。下面是我用modelsim仿真得到的仿真图。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381056_762071.png) 自己认为的仿真图应该是下面这样。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381097_699379.png) 非阻塞赋值的结果要在下一个clock的上升沿才能得出。也就是需要延迟一个clock。仿真图里面感觉就有点自相矛盾。在生成cnt信号和valid-cnt 信号时直接在当前的clock就产生数据。然而产生valid信号时却是在下一个时钟产生的。 自己接触verilog时间不常工作需要,所以必须要把这个点弄会。总结上面的问题,其实就一个,非阻塞赋值会使得到的数据延时一个clock吗?如果是如何解释cnt和valid-cnt信号的生成。如果不延时一个clock那么valid信号为什么在下一clock才得出结果。希望能够得到专业的回答!!!毕竟我写了这么多又做了这么多的工作。

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module ledtest2(led); output led; wire led; reg clk; initial begin clk=0; end always begin #2 clk=~clk; end assign led=clk; endmodule 生成流文件时老是报错: [Drc 23-20] Rule violation (LUTLP-1) Combinatorial Loop - 1 LUT cells form a combinatorial loop. This can create a race condition. Timing analysis may not be accurate. The preferred resolution is to modify the design to remove combinatorial logic loops. To allow bitstream creation for designs with combinatorial logic loops (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks LUTLP-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. led_OBUF_inst_i_1.

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