用VHDL或Verilog语言设计RS232接口数据转发协议

将8位并行数据转发为RS232协议的串口数据发送出去
协议要求:
(1) 波特率:4800/ 9600/19200/38400可选
(2) 8位数据位，1位停止位，偶校验可选
给定实体
entity rs232
port ( clk: in std_logic; -- 16MHz输入时钟
rdy: in std_logic; --数据准备好信号, 1个时钟周期的正脉冲
data: in std_logic_vector(7 downto 0); --要发送的并行数据
bps: in std_logic_vector(1 downto 0); --波特率设置
-- 00:4800bps 01:9600 10:19200 11:38400
parity : in std_logic; --奇偶校验控制，0:奇校验 1：偶校验
d_out: out std_logic); --串行数据输出
end rs232;