wangxl0720
buaaalex
2016-05-27 09:03
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请教一个verilog调用fifo核的问题

调用了个FIFO的IP核,综合部过去,报错是illegal redeclaration of module XXX。
我的理解是变量声明重复,但是没有找到重复变量。
删掉了IP核,调用IP核生成时的文件.V核.NGC,综合通过。
想问下版上大神这是什么情况

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  • qq423399099
    小灸舞 2016-05-30 07:24
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    The *_synth.v file is erroneous and should be removed. Please delete this file from the ipcore_dir and "Clean Project Files" and synthesize again.

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  • qq_34551943
    叫我富贵哥 2016-08-12 22:51

    我之前用ise14.2也出现了这种情况。用了14.1就没有了。

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