调用了个FIFO的IP核,综合部过去,报错是illegal redeclaration of module XXX。
我的理解是变量声明重复,但是没有找到重复变量。
删掉了IP核,调用IP核生成时的文件.V核.NGC,综合通过。
想问下版上大神这是什么情况
请教一个verilog调用fifo核的问题
- 写回答
- 好问题 0 提建议
- 追加酬金
- 关注问题
- 邀请回答
-
3条回答 默认 最新
- 小灸舞 2016-05-30 07:24关注
The *_synth.v file is erroneous and should be removed. Please delete this file from the ipcore_dir and "Clean Project Files" and synthesize again.
本回答被题主选为最佳回答 , 对您是否有帮助呢?解决 无用评论 打赏 举报
悬赏问题
- ¥15 求差集那个函数有问题,有无佬可以解决
- ¥15 【提问】基于Invest的水源涵养
- ¥20 微信网友居然可以通过vx号找到我绑的手机号
- ¥15 寻一个支付宝扫码远程授权登录的软件助手app
- ¥15 解riccati方程组
- ¥15 display:none;样式在嵌套结构中的已设置了display样式的元素上不起作用?
- ¥15 使用rabbitMQ 消息队列作为url源进行多线程爬取时,总有几个url没有处理的问题。
- ¥15 Ubuntu在安装序列比对软件STAR时出现报错如何解决
- ¥50 树莓派安卓APK系统签名
- ¥65 汇编语言除法溢出问题