quartus11.1如果device选择arria V不能生成sof文件，但是换成cyclone就又可以了。。。这是怎么回事。。。求破
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sephirothjy 2013-12-02 07:31关注你安装的时候没有选择该器件的库文件，重装你会看到系列前面的对号，勾选上就可以了，网上很多开发板上面的安装程序经过精简，建议去官网下载完全版安装
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- 2022-11-13 19:25回答 1 已采纳 已解决。在编辑ip核最开始的部分，选择成了VHDL导致问题发生
- 2022-04-27 14:06回答 2 已采纳 没有你这个版本的软件，试试assignments--setting，这个页面有没有。仿真基本都是用modelsim，很少有人用自带仿真器
- 2022-08-08 15:25回答 1 已采纳 俺自己解决啦！是在路径后面加上一个/就可以了
- 2020-11-16 18:54weixin_39622398的博客 JIC文件生成和固化详细步骤正点原子JIC...下面我们将介绍在设计中包含Nios II处理器时，如何使用SOF和ELF文件生成JIC固件。以下使用.sof和.elf生成.jic文件并固化的详细步骤基于ALIENTEK新起点NEW START开发板(开拓...
- 2021-10-26 16:53回答 1 已采纳 很久没用 quartus 了，看你的问题应该是 top 顶层没有设置正确，应该把原理图这层设置成 top
- 2021-09-04 11:44回答 1 已采纳 求大神解答
- 2020-05-26 11:43回答 1 已采纳 https://blog.csdn.net/weixin_43207098/article/details/107547844
- 2023-09-24 20:07静思心远的博客 6.找到刚才的bin64目录下的sys_cpt.dll文件，点击生成licence文件（有的电脑没有显示.dat扩展名）右键选择打开方式，选择用记事本打开。5.将Quartus_13.0_x64破解...3.选择(安装路径不能有中文名！1.关闭所有杀毒软件！
- 2022-04-06 20:54回答 1 已采纳 已经解决了，附上大神链接，是管理员权限问题。https://blog.csdn.net/qq_59529218/article/details/120577875
- 2023-04-13 23:58回答 5 已采纳 引用new bing部分回答作答：以下是满足上述功能的Verilog代码示例： module phone_display( input wire clk, //时钟信号
- 2019-11-14 23:58回答 1 已采纳 首先，不建议你这样在一个文件里写两个module，最好写两个文件，一个文件一个module，然后在顶层模块里例化;其次，时序电路里不要用阻塞赋值！
- 2018-11-12 19:30我是标同学的博客 需要一个licence.data文件 把里面的xxxxxx地方用quartus软件tools，licence那儿的第一个字符串去代替即可 最后在quartus软件里面指定这个licence的路径即可，就会出现能够用到2035年，那就是破解成功了...
- 2022-06-09 20:20回答 3 已采纳 1、按键需要通过边沿检测处理： always @ (posedge clk )begin key_buf0 <= plus_key; key_buf1 <= key_buf0;
- 2021-11-17 17:09电子白的博客 一、生成.sof文件 Quartus建立的工程编译通过之后会工程文件目录下自动.sof文件，该文件可用于验证功能的正确性，下载之后可实现相应的功能，但是断电之后会丢失。 二、将.sof文件生成.jic文件 过程如下; 打开...
- 2021-09-29 02:501、quartus ii软件版本在13.0及以上2、quartus ii编译生成的sof文件输出目录为根目录下的output_files文件夹下。很多从老版本修改过来工程sof输出目录在工程根目录，因此需要用户自行修改脚本和cof文件3、nios ii的...
- 2021-09-22 10:54傻智智爱吃糖的博客 一、Nios自动编译的步骤 步骤1： 在windows的运行输入框输入cmd，运行windows的命令行工具 步骤2： 运行nios ii的command ... 步骤6： 编译完成后在D:\GI328_DP_new\prj \output_files目录下会生成一个.rbf .sof文件。
- 2023-05-16 12:49qing影的博客 A1：在project navigator窗口中右击源文件（含mux21a源代码的vhd文件），选择【Create Symbo Files for Current File】；此时再回到bdf文件中，就可以在Project路径下找到mux21a组件了。
- 2023-04-27 14:32T Ms的博客 在 通过spi与mcu进行通信的项目 中，生成的.sof文件写进fpga后，运行正常，结果正常；但是将.sof文件转换后的.jic文件烧录进fpga后，则spi通信不正常。
- 2023-02-11 00:05饼里个饼的博客 FPGA Quartus II软件的使用
- 2020-10-28 23:30weixin_39772352的博客 这些IP可以是用IP工具生成的，也可以是我们通过硬件描述语言（Verilog/VHDL）描述的。 Vivado负责将硬件描述语言（Verilog/VHDL）所描述的SoC编译、综合、实现，将FPGA内部本身无序的各种逻辑资源（如查找表、触发器...
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