问题描述:
基于ADSP TS-201使用Visual DSP++5.0 开发的DSP软件(单核),每个4ms 周期都向FPGA固定地址的RAM(分乒乓两片)里写入数据,在一个周期起始处,FPGA进行一次乒乓切换,将上个4ms周期内DSP刚刚写入数据的RAM内容发出,同时将上上个周期DSP写入且已经完成发送的RAM切换给DSP供本周期写入。正常情况下,从数据上每个周期的数据内容都不同,但出现RAM数据反复在两帧之间交替的故障。
请帮忙分析一下故障发生的机理和是否有解决的办法
问题描述:
基于ADSP TS-201使用Visual DSP++5.0 开发的DSP软件(单核),每个4ms 周期都向FPGA固定地址的RAM(分乒乓两片)里写入数据,在一个周期起始处,FPGA进行一次乒乓切换,将上个4ms周期内DSP刚刚写入数据的RAM内容发出,同时将上上个周期DSP写入且已经完成发送的RAM切换给DSP供本周期写入。正常情况下,从数据上每个周期的数据内容都不同,但出现RAM数据反复在两帧之间交替的故障。
请帮忙分析一下故障发生的机理和是否有解决的办法