我的一个LCD是3.3V供电的，但是我的单片机是5V供电出来的逻辑电平自然是高电平5V，这样不做处理两者相连，能LCD会坏吗
4条回答
- 2022-04-13 11:40回答 1 已采纳 要考虑 RTC 电池供电的电流，建议你去测量一下，应该不大于 1uA 。计算一下你的电池供电的时间。按你的现象，会影响电池供电下的消耗电流，电流过大会消耗板子上的电池寿命。引发板子故障。你说的现象有遇
- 回答 1 已采纳 以 XILINX FPGA举例FPGA 管脚若干个 BANK 组成每个BANK内的管脚的电压必须是一样的。不同BANK的管脚的电压可以不一样。比如 XC7A100T 芯片的管脚供电图如下。BANK34
- 2021-11-22 22:14回答 1 已采纳 esp32 应该只能驱动 3.3V io，你可以通过三极管做电压变换。
- 2021-12-14 10:26Mr.HE何的博客 电平通讯是一个很常见的通讯方式，但有很多种电平形式，在设计时困扰了我很久，很容易...在百度百科中逻辑电平的定义是：逻辑电平是指一种可以产生信号的状态，通常由信号与地线之间的电位差来体现。逻辑电平的浮动范围
- 2022-05-05 09:23回答 2 已采纳 圈是内部逻辑，看模块功能图的时候不用管。画个圈的作用，一般是提示外部，这个引脚是低电平有效。注意，只是提示，不一定低电平有效都会给你画个圈，具体功能还是要看说明。
- 2022-01-14 16:01回答 1 已采纳 你 13行和16行代码一样，都是 33输出 0 ，所以 33 继电器没反应。34 脚悬空，状态不稳定，手持金属物体触碰该脚，人体静电几周围220 50Hz交流电场会干扰进来，使 34 脚电平状态不定引
- 2022-10-16 10:06回答 1 已采纳 DIR=“1”高电平时信号由“A”端输入“B”端输出，DIR=“0”低电平时信号由“B”端输入“A”端输出
- 2024-03-12 11:43HD攻城狮一枚的博客 首先了解差分逻辑电平结构，也包括单端逻辑电平常见的逻辑电平_常用的逻辑电平-CSDN博客注：ECL >> PECL >> LVPECL演变而来；QDR（Quad Data Rate):四倍数据倍率本文章只涉及差分逻辑电平:LVDS 、LVPECL、CML （高速...
- 2018-03-23 03:09回答 1 已采纳 内核和驱动都不需要改的，就是搞转接板，让硬件看看你的转接板有没有问题
- 2022-10-08 16:13回答 1 已采纳 看例程或者看库文件
- 2022-07-28 21:54回答 1 已采纳 早期有些SPI设备是高有效，但这颗芯片肯定是低有效。不知道你是通过什么方式判断正在读取芯片的。
- 2023-10-26 18:52客家元器件的博客 ECL电平是指发射极耦合逻辑（Emitter Coupled Logic）,与TTL相同，ECL的主体结构由三极管组成，不同的是 ECL内部的三极管工作在非饱和状态（即截止或者放大状态），符合高速信号逻辑状态迅速变化的要求。从这点上来...
- 2022-01-17 09:10回答 2 已采纳 while 导致 电平一直反转，因此会输出PWM波，此时用电压表测得的电压是PWM等效电压，如果用示波器看的话就是PWM波可以考虑将函数不放在while中
- 2024-03-22 09:41HD攻城狮一枚的博客 如上图所示，可以看出POD电平的输出电路...驱动端输出低电平时，POD由于上拉电压高，功耗稍大于SSTL，正因此，DDR4多了一个DBI功能，即数据总线翻转，当一个字节里0的位数大于1的位数时，可以将0和1反转，以降低功耗。
- 2020-12-05 15:25学海无涯_come on的博客 硬件设计:逻辑电平--差分信号(PECL、LVDS、CML)电平匹配 参考资料：逻辑电平设计规范 PECL电平匹配设计指南 CML信号与LVPECL信号的连接 硬件设计:逻辑电平--CML 硬件设计:逻辑电平--ECL/PECL/LVPECL 硬件设计:...
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