lcq0701
薛定谔的小法斗
2017-10-11 01:06

verilog中模块例化多次调用的问题

  • 模块例化
  • fifo
  • fpga
  • verilog
  • ic设计

一共设计中要用到四处数据宽度不同的fifo,想问例化后如何调用,在top实例引用时怎么设置宽度,希望能举例说下,谢谢。

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