想在FPGA中实现20G的串并转换，但是ISERDES貌似不支持这么高速度，请问还有别的什么方法吗？
怎么在FPGA中实现高速串并转换器（输入-20G）？
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3条回答
I_belong_to_jesus 2018-03-20 05:20关注20G的数字信号直接进FPGA？貌似不可能吧，必须要做串并转换啊，如果是AD采样进来的信号，一般的AD都是本身就做了串并转换的，然后在通过ISERDES进入或者直接rapidio,不过话说现在这么高采样率的国内AD肯定是没有，不知要实什么样的功能。信号时从哪里过来的？的
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- 2021-11-21 21:23回答 1 已采纳 https://img-blog.csdnimg.cn/6053e48051d240cfac8559e6cf311526.gif
- 2019-12-05 15:59回答 2 已采纳 修改 scanf("%s",a[N]); 这一句 把a[N],修改成a就可以了，a[N] 表示的数组当中的具体的哪一位，比如scanf("%s",a[3]);就是给a[3]赋值，所以 你这里写的表示
- 2022-02-27 17:25回答 2 已采纳 #include <iostream> #include <string> #include <iterator> #include <vector>
- 2021-07-13 12:50基于FPGA的高速串并_并串转换器设计.pdf
- 2020-12-23 15:49回答 3 已采纳 你代码问题很多 参考以下我改的 #include<stdio.h> #include<string.h> int main() { long a; int
- 2018-09-13 02:44回答 4 已采纳 没有反应什么意思。。点击那4个分享按钮无效？你这个最好是发布后通过微信测试，开发工具和实际真机还是有差别的，调试工具不报错就行
- 2010-05-04 00:02回答 3 已采纳 注意: 你返回的json对象中的属性名为 username,而你simple表单中对应的组件名称为name: 'user.username', 这样当然匹配不到,名字至少要相同
- 2015-04-19 20:43在此介绍了串并/并串转换器基本原理， 并通过 Quartus Ⅱ 仿真平台进行仿真验证， 最后下载到 FPGA 芯片 EP1K30QC208⁃2实现了串并/并串转换器的设计， 仿真及实验结果表明采用此设计方案是可行的
- 2011-11-24 10:30基于FPGA的多路高速串并转换器设计,内部提供了代码
- 2020-08-20 10:10撕裂的牛仔裤的博客 高速FPGA串并收发器SERDES实现ADS6445的AD转换 在使用TI公司四通道、14Bit、最大速率125M的ADS6445。利用Xilinx V5系列器件的串行收发控制器ISERDES的原语来实现数据的接收。 （1）ADS6445基础知识和配置 ADS6445是...
- 2013-04-23 22:58eetop.cn_基于 FPGA的多路高速串并转换器设计
- 2019-06-18 22:56落子无悔!的博客 系统:win10 软件编辑和程序下载平台:Quartus II ...实现串口输入.将输入的数据保存到八位寄存器中,每次连续输入8位后, 再一次性将八位分别在并行端口的八位对应输出 模块2 并行输出 模块3 顶层模块例化 下面是代码 ...
- 2023-08-08 15:53weixin_45230720的博客 串并转换是完成串行传输和并行传输的两种传输方式之间的技术，通过移位寄存器可以实现串并转换。串转并时，将数据移位保存到寄存器中，再将寄存器中的数据同时输出。并转串时，将数据移位，再将寄存器的做高位或者...
- 2022-11-04 15:53IC_Brother的博客 串并转换是完成串行传输和并行传输这两种传输方式之间转换的技术。通过移位寄存器可以实现串并转换。...（3）串并转换常常在接口中出现，将高速并行转为串行数据输出，或将低速的串行数据转为并行数据后高速计算。
- 2021-12-24 20:35FPGA硅农的博客 介绍 随着电子行业技术的发展，特别是在传输接口的发展上，IEEE1284被 USB 接口取代，PATA被 SATA 取代，PCI被 PCI-Express 所取代，无一不证明了传统...因此，串并/并串转换在FPGA设计中具有重要意义。 方法一:Xilinx
- 2021-01-20 01:00发送端有PMA（Physical Media Attachment，物理媒介适配层）和PCS（Physical Coding Sublayer，物理编码子层）组成，其中PMA子层包含高速串并转换（Serdes）、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。...
- 2019-06-17 22:37落子无悔!的博客 系统:win10 软件编辑和程序下载平台:...FPGA:EP4CE6 代码,(已经运行成功) `define bit0 8 module serial_to_parallel_8bit( input sys_clk, input sys_rst_n, input en, input in, output reg [`bit0 - 1...
- 2023-10-31 22:19sipo8_ok_串并转换器
- 2020-10-21 07:44摘 要： UART 即通用异步收发器，传统上采用多功能的专用集成电路...UART 功能包括微处理器接口、用于数据传输的缓冲器（Buffer）、帧产生、奇偶校验、并串转换，用于数据接收的缓冲器、帧产生、奇偶校验、串并转换等
- 2023-06-02 15:05串并转换（串入并出、并入串出、移位寄存器法和计数器法-verilog代码-Testbench-仿真结果）
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