verilog basys3 计数器设计

想做一个计数器, 当控制端mode为0时, 计数器由1至12递增, 当控制端mode为1时, 计数器由12至1递减, 同时将数字用basys3板上的数码管显示(利用扫描)
可是在basys3板上, 数码管运行停滞在03
代码如下

 `timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2017/11/28 08:42:53
// Design Name: 
// Module Name: dis
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module dis(
    input clk,
    input mode,
    output reg[3:0] data,
    output reg[10:0] seg
    );
    reg [4:0] count = 1;
    reg[20:0] number = 0;
    reg[20:0] number2 = 0;
    reg[2:0] sig = 0;
    reg[10:0] temp1;
    reg[10:0] temp2;

    always@(posedge clk)
    begin
       if (count == 1)
       begin
          data = 4'b0001;
            temp1= 11'b11101001111;
            temp2 = 11'b11010000001;
       end  
       if (count == 2)
       begin
          data = 4'b0010;

          temp1 = 11'b11100010010;
          temp2 = 11'b11010000001;


       end
       if (count == 3)
       begin
          data = 4'b0011;

          temp1 = 11'b11100000110;
          temp2 = 11'b11010000001;

       end
       if (count == 4)
       begin
          data = 4'b0100;
          temp1= 11'b11101001100;
          temp2 = 11'b11010000001;

       end
       if (count == 5)
       begin
           data = 4'b0101;
           temp1 = 11'b11100100100;
           temp2 = 11'b11010000001;

       end
       if (count == 6)
       begin
           data = 4'b0110;
           temp1 = 11'b11100100000;
           temp2= 11'b11010000001;
       end
       if (count == 7)
       begin
           data = 4'b0111;
           temp1= 11'b11100001111;
          temp2 = 11'b11010000001;
       end
       if (count == 8)
       begin
           data = 4'b1000;
           temp1= 11'b11100000000;
          temp2= 11'b11010000001;
       end
       if (count == 9)
       begin
           data = 4'b1001;
           temp1= 11'b11100000100;
           temp2 = 11'b11010000001;
       end
       if (count == 10)
       begin
           data = 4'b1010;
           temp1 = 11'b11100000001;
          temp2 = 11'b11011001111;
       end
       if (count == 11)
       begin
           data = 4'b1011;
           temp1 = 11'b11101001111;
          temp2 = 11'b11011001111;
       end
       if (count == 12)
       begin
           data = 4'b1100;
           temp1= 11'b11100010010;
           temp2 = 11'b11011001111;
       end                                                 
    end
    always@(posedge clk)
    begin
       number = number + 1;
       number2 = number2 + 1;
        if (number2 == 100000)
                begin
                    seg = temp1;  
                end
    if (number2 == 200000)
                             begin
                                 seg = temp2;
                                 number2 = 0;  
                             end             
       if (number == 10000000)
       begin
          number = 0;
          count = count + 1;
       end
       if (mode == 0)
       begin
          count = (count ) % 12 + 1;
       end
       if (mode == 1)
       begin
          if (count == 1)
              count = 12;
          else
              count = count - 1;
       end
    end
endmodule


1个回答

   if (number == 10000000)
   begin
      number = 0;
      count = count + 1;
   end
   if (mode == 0)
   begin
      count = (count ) % 12 + 1;
   end
   if (mode == 1)
   begin
      if (count == 1)
          count = 12;
      else
          count = count - 1;
   end
end
    你本意是计数到10000000再加count吧?这段代码错了,count每个时钟周期都会加1或减一,高频情况下数码管显示不可能正确的;

    另外给个建议,边沿触发的always块用非阻塞赋值,阻塞赋值会增加大量的逻辑并且导致critical path变长,以及,像你这样的错误也不容易检查出来。
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![图片说明](https://img-ask.csdn.net/upload/201907/09/1562649563_994806.png) 计数器代码 ``` ``` ![图片说明](https://img-ask.csdn.net/upload/201907/09/1562649621_805592.png) testbench ![图片说明](https://img-ask.csdn.net/upload/201907/09/1562649681_983988.png) 仿真时可以看到,dout变为0并不是在rst的第一个下降沿,后面每次dout计数也不是在clk上升沿,而是有一个7ns的延时 ![图片说明](https://img-ask.csdn.net/upload/201907/09/1562649796_648098.png) 求大佬帮忙看看问题所在
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ise verilog 制作数字时钟,数码管引脚问题 signal is connected to multiple drivers
源代码以及管教设计如下 module clock(clk,clk_div,set_mod,set_option,time_add,option_1,qout, secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1,secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2, secL,secH,minL,minH,hourL,hourH, data,sm_wei,sm_qout ); input time_add; input set_mod; input set_option; input clk; input [15:0] data; output [3:0] sm_wei; output [6:0] sm_qout; output [3:0]secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2; output [3:0]secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1; output [3:0]secL,secH,minL,minH,hourL,hourH; output clk_div; output [1:0]option_1; output [6:0]qout; reg [1:0]option_1; reg [3:0]secL_1,secH_1,minL_1,minH_1,hourL_1,hourH_1; reg [3:0]secL_2,secH_2,minL_2,minH_2,hourL_2,hourH_2; reg [3:0]secL,secH,minL,minH,hourL,hourH; reg [6:0]qout,sm_qout; //分频--------------------------------------------------------------- parameter m=49999999; integer div_cnt=0; reg clk_div; always@(posedge clk) begin if(div_cnt==m) begin clk_div<=1'b1; div_cnt<=0; end else begin clk_div<=1'b0; div_cnt<=div_cnt+1; end end //计数------------------------------------------------------------- always@(posedge clk_div) begin if(set_mod==1) begin //清零 if(hourH_1==4'b0010 && hourL_1==4'b0011 && minH_1==4'b0101 && minL_1==4'b1001 && secH_1==4'b0101 && secL_1==4'b1001) begin secL_1<=4'b0000; secH_1<=4'b0000; minL_1<=4'b0000; minH_1<=4'b0000; hourL_1<=4'b0000; hourH_1<=4'b0000; end else //计数 if(secL_1==9) begin secL_1<=4'b0000; if(secH_1==5) begin secH_1<=4'b0000; if(minL_1==9) begin minL_1<=4'b0000; if(minH_1==5) begin minH_1<=4'b0000; if(hourL_1==9) begin hourL_1<=4'b0000; hourH_1<=hourH_1+1; end else hourL_1<=hourL_1+1; end else minH_1<=minH_1+1; end else minL_1<=minL_1+1; end else secH_1<=secH_1+1; end else secL_1<=secL_1+1; end else if(set_mod==0) begin //调时结果 secL_1<=secL_2; secH_1<=secH_2; minL_1<=minL_2; minH_1<=minH_2; hourL_1<=hourL_2; hourH_1<=hourH_2; end end //设置 always@(posedge set_option) begin if(option_1==2) option_1<=0; else option_1<=option_1+1; end //调时 always@(posedge time_add) begin if(set_mod==0) begin //清零 if(hourH_2==4'b0010 && hourL_2==4'b0011 && minH_2==4'b0101 && minL_2==4'b1001 && secH_2==4'b0101 && secL_2==4'b1001) begin secL_2<=4'b0000; secH_2<=4'b0000; minL_2<=4'b0000; minH_2<=4'b0000; hourL_2<=4'b0000; hourH_2<=4'b0000; end else //计数 //调分 if(option_1==0) begin if(minL_2==9) begin minL_2<=4'b0000; if(minH_2==5) minH_2<=4'b0000; else minH_2<=minH_2+1; end else minL_2<=minL_2+1; end //调时 if(option_1==1) begin if(hourL_2==9) begin hourL_2<=4'b0000; hourH_2<=hourH_2+1; end else hourL_2<=hourL_2+1; end end end //选择---------------------------------------------------------------- always@(secL_1 or secH_1 or minL_1 or minH_1 or hourL_1 or hourH_1 or secL_2 or secH_2 or minL_2 or minH_2 or hourL_2 or hourH_2) begin //计数 if(set_mod==1) begin secL<=secL_1; secH<=secH_1; minL<=minL_1; minH<=minH_1; hourL<=hourL_1; hourH<=hourH_1; end //调时 else if(set_mod==0 ) begin secL<=secL_2; secH<=secH_2; minL<=minL_2; minH<=minH_2; hourL<=hourL_2; hourH<=hourH_2; end end //fenpin integer clk_cnt; reg clk_400Hz; always @(posedge clk) if(clk_cnt==32'd100000) begin clk_cnt <= 1'b0; clk_400Hz <= ~clk_400Hz;end else clk_cnt <= clk_cnt + 1'b1; //位控制 reg [3:0]wei_ctrl=4'b1110; always @(posedge clk_400Hz) wei_ctrl <= {wei_ctrl[2:0],wei_ctrl[3]}; //段控制 reg [3:0]qout_ctrl; always @(wei_ctrl) case(wei_ctrl) 4'b1110:wei_ctrl=minL; 4'b1101:wei_ctrl=minH; 4'b1011:wei_ctrl=hourL; 4'b0111:wei_ctrl=hourH; endcase always@(minL) begin case(minL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(minH) begin case(minH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourL) begin case(hourL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourH) begin case(hourH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end endmodule NET "set_mod" LOC = N13 ; NET "set_option" LOC = N3 ; NET "time_add" LOC = E2 ; NET "clk" LOC = B8 ; NET "minL" LOC = K14 ; NET "minH" LOC = M13 ; NET "hourL" LOC = J12 ; NET "hourH" LOC = F12 ; NET "qout[6]" LOC = L14 ; NET "qout[5]" LOC = H12 ; NET "qout[4]" LOC = N14 ; NET "qout[3]" LOC = N11 ; NET "qout[2]" LOC = P12 ; NET "qout[1]" LOC = L13 ; NET "qout[0]" LOC = M12 ;
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要求:1.实现由DIP开关插入BCD码,经译码后将数字显示在最右面一位LED数码管上(非法BCD显示0) 2.实现上述功能,但能“稳定”的显示在四个数码管上,以扫描方式显示(时钟) 3.实现秒脉冲转入下60进制计数器的计数,译码显示功能(显示位置在最右侧两个数码管,十位在左,个位在右) PS:最好能画出实验框图 有追加奖赏
verilog4位加法器仿真
v程序为module add_4(X,Y,sum,C); input[3:0] X,Y; output[3:0] sum; output C; assign {C, Sum }=X+Y; endmodule 要使用modelsim仿真,生成的vt文件应该怎么修改? `timescale 1 ps/ 1 ps module add_4_vlg_tst(); // constants // general purpose registers // test vector input registers reg clk; reg [3:0] X; reg [3:0] Y; // wires wire C; wire [3:0] sum; // assign statements (if any) add_4 i1 ( // port map - connection between master ports and signals/registers .C(C), .X(X), .Y(Y), .sum(sum) ); initial begin // code that executes only once // insert code here --> begin // --> end $display("Running testbench"); end always // optional sensitivity list // @(event1 or event2 or .... eventn) begin // code executes for every event on sensitivity list // insert code here --> begin // --> end end endmodule
Verilog+niosⅡ 如何实现数字电子钟功能?
**1.**使用QuartusⅡ13.1,芯片是Cydone Ⅲ EP3C16Q240C8。 **2.**要求:从23-59-59开始显示; 时间可以通过按键更改; 实现时间的暂停、启动、停止功能; 实现闹钟的设置; 蜂鸣器响5s; 响的过程可以通过按键停止蜂鸣。 **3.**niosⅡ部分要实现CPU和电子钟定时功能; 用verilog HDL实现数码管的显示驱动和按键操作。
TMP2温度传感器的iic协议用verilog怎么写?
求代码,我用的板子是basys2的,我只要能读出温度并显示在数码管上就可以了。
verilog用状态机实现循环彩灯控制器(含清零功能)
用状态机实现循环彩灯控制器(含清零功能)000→001→010→100→010→001→000→111→000→111→(循环)
我想用verilog HDL写一个电子时钟(只显示分秒),要附加一个秒表功能但是always不能加入两个posedge,应该怎么改进。
我刚刚学verilog 这是我的代码 现在只是实现现实分秒 怎么改才能加入一个秒表 module clock_1(clk,Clear,s1,s2,m1,m2,EN1,EN2,EN3); input clk,Clear,EN1,EN2,EN3; output reg [3:0] s1,s2,m1,m2; reg [25:0]count; reg carry,second_01s; initial count=26'b0; // 每秒产生一个脉冲 always@(posedge clk) begin begin if (count==27000000) count<=26'b0; else count<=count+1; end begin if(count==27000000) second_01s <=1; else second_01s <=0; end end //秒 always@(posedge second_01s or negedge Clear ) begin if (!Clear) begin s1<=0; s2<=0; carry=0; end //1s else if(EN2) begin carry=0; s1[3:0]<=s1[3:0]+1; if(s1[3:0]==9) begin s1[3:0] <= 0; s2[3:0] <= s2[3:0]+1; if (s2[3:0]==5) begin s2[3:0]<=0; carry<=1; end end end end //分 always@(posedge carry or negedge Clear) begin if (!Clear) begin m1<=0; m2<=0; end else if (EN2) begin m1[3:0]<=m1[3:0]+1; if(m1[3:0]==9) begin m1[3:0] <= 0; m2[3:0] <= m2[3:0]+1; if (m2[3:0]==5) begin m2[3:0]<=0; end end end en endmodule
有关verilog中例化参数传递的问题,是否不能在例化中传递二维数组参数?
我在segment模块里定义了一个二维数组用来存放两个数码管的信息,然后例化调用的时候这样写: ``` segment u1(.clk_in(clk_in),.rst_n(rst_n),.seg_data[0](sw),.seg_data[1](mode_hz),.seg_led(seg_led)); ``` 想着分别用sw和mode_hz 做参数传递给模块里的 input[3:0] seg_data[1:0] 然后综合的时候报错如下: ``` Error (10170): Verilog HDL syntax error at exam3.v(33) near text: "["; expecting ")". ``` 看来是格式出了问题,那么正确的在例化中传递二维数组参数的格式该怎么写?我是找遍了网上没答案才来提问的……
求助,如何用门电路实现一个T触发器?
请问通过verilog怎么用门电路实现一个T触发器?最好有vivado的设计和仿真文件。。 谢谢各位大神了。
怎么将basys2与TMP2温度传感器连接呢?
求助。我在用verilog写iic协议,使能够读出温度传感器的值,但我不清楚TMP2应该怎么接到basys2上。
Kafka实战(三) - Kafka的自我修养与定位
Apache Kafka是消息引擎系统,也是一个分布式流处理平台(Distributed Streaming Platform) Kafka是LinkedIn公司内部孵化的项目。LinkedIn最开始有强烈的数据强实时处理方面的需求,其内部的诸多子系统要执行多种类型的数据处理与分析,主要包括业务系统和应用程序性能监控,以及用户行为数据处理等。 遇到的主要问题: 数据正确性不足 数据的收集主要...
volatile 与 synchronize 详解
Java支持多个线程同时访问一个对象或者对象的成员变量,由于每个线程可以拥有这个变量的拷贝(虽然对象以及成员变量分配的内存是在共享内存中的,但是每个执行的线程还是可以拥有一份拷贝,这样做的目的是加速程序的执行,这是现代多核处理器的一个显著特性),所以程序在执行过程中,一个线程看到的变量并不一定是最新的。 volatile 关键字volatile可以用来修饰字段(成员变量),就是告知程序任何对该变量...
Java学习的正确打开方式
在博主认为,对于入门级学习java的最佳学习方法莫过于视频+博客+书籍+总结,前三者博主将淋漓尽致地挥毫于这篇博客文章中,至于总结在于个人,实际上越到后面你会发现学习的最好方式就是阅读参考官方文档其次就是国内的书籍,博客次之,这又是一个层次了,这里暂时不提后面再谈。博主将为各位入门java保驾护航,各位只管冲鸭!!!上天是公平的,只要不辜负时间,时间自然不会辜负你。 何谓学习?博主所理解的学习,它是一个过程,是一个不断累积、不断沉淀、不断总结、善于传达自己的个人见解以及乐于分享的过程。
程序员必须掌握的核心算法有哪些?
由于我之前一直强调数据结构以及算法学习的重要性,所以就有一些读者经常问我,数据结构与算法应该要学习到哪个程度呢?,说实话,这个问题我不知道要怎么回答你,主要取决于你想学习到哪些程度,不过针对这个问题,我稍微总结一下我学过的算法知识点,以及我觉得值得学习的算法。这些算法与数据结构的学习大多数是零散的,并没有一本把他们全部覆盖的书籍。下面是我觉得值得学习的一些算法以及数据结构,当然,我也会整理一些看过...
有哪些让程序员受益终生的建议
从业五年多,辗转两个大厂,出过书,创过业,从技术小白成长为基层管理,联合几个业内大牛回答下这个问题,希望能帮到大家,记得帮我点赞哦。 敲黑板!!!读了这篇文章,你将知道如何才能进大厂,如何实现财务自由,如何在工作中游刃有余,这篇文章很长,但绝对是精品,记得帮我点赞哦!!!! 一腔肺腑之言,能看进去多少,就看你自己了!!! 目录: 在校生篇: 为什么要尽量进大厂? 如何选择语言及方...
大学四年自学走来,这些私藏的实用工具/学习网站我贡献出来了
大学四年,看课本是不可能一直看课本的了,对于学习,特别是自学,善于搜索网上的一些资源来辅助,还是非常有必要的,下面我就把这几年私藏的各种资源,网站贡献出来给你们。主要有:电子书搜索、实用工具、在线视频学习网站、非视频学习网站、软件下载、面试/求职必备网站。 注意:文中提到的所有资源,文末我都给你整理好了,你们只管拿去,如果觉得不错,转发、分享就是最大的支持了。 一、电子书搜索 对于大部分程序员...
linux系列之常用运维命令整理笔录
本博客记录工作中需要的linux运维命令,大学时候开始接触linux,会一些基本操作,可是都没有整理起来,加上是做开发,不做运维,有些命令忘记了,所以现在整理成博客,当然vi,文件操作等就不介绍了,慢慢积累一些其它拓展的命令,博客不定时更新 free -m 其中:m表示兆,也可以用g,注意都要小写 Men:表示物理内存统计 total:表示物理内存总数(total=used+free) use...
比特币原理详解
一、什么是比特币 比特币是一种电子货币,是一种基于密码学的货币,在2008年11月1日由中本聪发表比特币白皮书,文中提出了一种去中心化的电子记账系统,我们平时的电子现金是银行来记账,因为银行的背后是国家信用。去中心化电子记账系统是参与者共同记账。比特币可以防止主权危机、信用风险。其好处不多做赘述,这一层面介绍的文章很多,本文主要从更深层的技术原理角度进行介绍。 二、问题引入 假设现有4个人...
GitHub开源史上最大规模中文知识图谱
近日,一直致力于知识图谱研究的 OwnThink 平台在 Github 上开源了史上最大规模 1.4 亿中文知识图谱,其中数据是以(实体、属性、值),(实体、关系、实体)混合的形式组织,数据格式采用 csv 格式。 到目前为止,OwnThink 项目开放了对话机器人、知识图谱、语义理解、自然语言处理工具。知识图谱融合了两千五百多万的实体,拥有亿级别的实体属性关系,机器人采用了基于知识图谱的语义感...
程序员接私活怎样防止做完了不给钱?
首先跟大家说明一点,我们做 IT 类的外包开发,是非标品开发,所以很有可能在开发过程中会有这样那样的需求修改,而这种需求修改很容易造成扯皮,进而影响到费用支付,甚至出现做完了项目收不到钱的情况。 那么,怎么保证自己的薪酬安全呢? 我们在开工前,一定要做好一些证据方面的准备(也就是“讨薪”的理论依据),这其中最重要的就是需求文档和验收标准。一定要让需求方提供这两个文档资料作为开发的基础。之后开发...
网页实现一个简单的音乐播放器(大佬别看。(⊙﹏⊙))
今天闲着无事,就想写点东西。然后听了下歌,就打算写个播放器。 于是乎用h5 audio的加上js简单的播放器完工了。 演示地点演示 html代码如下` music 这个年纪 七月的风 音乐 ` 然后就是css`*{ margin: 0; padding: 0; text-decoration: none; list-...
微信支付崩溃了,但是更让马化腾和张小龙崩溃的竟然是……
loonggg读完需要3分钟速读仅需1分钟事件还得还原到昨天晚上,10 月 29 日晚上 20:09-21:14 之间,微信支付发生故障,全国微信支付交易无法正常进行。然...
Python十大装B语法
Python 是一种代表简单思想的语言,其语法相对简单,很容易上手。不过,如果就此小视 Python 语法的精妙和深邃,那就大错特错了。本文精心筛选了最能展现 Python 语法之精妙的十个知识点,并附上详细的实例代码。如能在实战中融会贯通、灵活使用,必将使代码更为精炼、高效,同时也会极大提升代码B格,使之看上去更老练,读起来更优雅。
数据库优化 - SQL优化
以实际SQL入手,带你一步一步走上SQL优化之路!
2019年11月中国大陆编程语言排行榜
2019年11月2日,我统计了某招聘网站,获得有效程序员招聘数据9万条。针对招聘信息,提取编程语言关键字,并统计如下: 编程语言比例 rank pl_ percentage 1 java 33.62% 2 cpp 16.42% 3 c_sharp 12.82% 4 javascript 12.31% 5 python 7.93% 6 go 7.25% 7 p...
通俗易懂地给女朋友讲:线程池的内部原理
餐盘在灯光的照耀下格外晶莹洁白,女朋友拿起红酒杯轻轻地抿了一小口,对我说:“经常听你说线程池,到底线程池到底是个什么原理?”
《奇巧淫技》系列-python!!每天早上八点自动发送天气预报邮件到QQ邮箱
将代码部署服务器,每日早上定时获取到天气数据,并发送到邮箱。 也可以说是一个小型人工智障。 知识可以运用在不同地方,不一定非是天气预报。
经典算法(5)杨辉三角
杨辉三角 是经典算法,这篇博客对它的算法思想进行了讲解,并有完整的代码实现。
英特尔不为人知的 B 面
从 PC 时代至今,众人只知在 CPU、GPU、XPU、制程、工艺等战场中,英特尔在与同行硬件芯片制造商们的竞争中杀出重围,且在不断的成长进化中,成为全球知名的半导体公司。殊不知,在「刚硬」的背后,英特尔「柔性」的软件早已经做到了全方位的支持与支撑,并持续发挥独特的生态价值,推动产业合作共赢。 而对于这一不知人知的 B 面,很多人将其称之为英特尔隐形的翅膀,虽低调,但是影响力却不容小觑。 那么,在...
腾讯算法面试题:64匹马8个跑道需要多少轮才能选出最快的四匹?
昨天,有网友私信我,说去阿里面试,彻底的被打击到了。问了为什么网上大量使用ThreadLocal的源码都会加上private static?他被难住了,因为他从来都没有考虑过这个问题。无独有偶,今天笔者又发现有网友吐槽了一道腾讯的面试题,我们一起来看看。 腾讯算法面试题:64匹马8个跑道需要多少轮才能选出最快的四匹? 在互联网职场论坛,一名程序员发帖求助到。二面腾讯,其中一个算法题:64匹...
面试官:你连RESTful都不知道我怎么敢要你?
干货,2019 RESTful最贱实践
刷了几千道算法题,这些我私藏的刷题网站都在这里了!
遥想当年,机缘巧合入了 ACM 的坑,周边巨擘林立,从此过上了"天天被虐似死狗"的生活… 然而我是谁,我可是死狗中的战斗鸡,智力不够那刷题来凑,开始了夜以继日哼哧哼哧刷题的日子,从此"读题与提交齐飞, AC 与 WA 一色 ",我惊喜的发现被题虐既刺激又有快感,那一刻我泪流满面。这么好的事儿作为一个正直的人绝不能自己独享,经过激烈的颅内斗争,我决定把我私藏的十几个 T 的,阿不,十几个刷题网...
为啥国人偏爱Mybatis,而老外喜欢Hibernate/JPA呢?
关于SQL和ORM的争论,永远都不会终止,我也一直在思考这个问题。昨天又跟群里的小伙伴进行了一番讨论,感触还是有一些,于是就有了今天这篇文。 声明:本文不会下关于Mybatis和JPA两个持久层框架哪个更好这样的结论。只是摆事实,讲道理,所以,请各位看官勿喷。 一、事件起因 关于Mybatis和JPA孰优孰劣的问题,争论已经很多年了。一直也没有结论,毕竟每个人的喜好和习惯是大不相同的。我也看...
白话阿里巴巴Java开发手册高级篇
不久前,阿里巴巴发布了《阿里巴巴Java开发手册》,总结了阿里巴巴内部实际项目开发过程中开发人员应该遵守的研发流程规范,这些流程规范在一定程度上能够保证最终的项目交付质量,通过在时间中总结模式,并推广给广大开发人员,来避免研发人员在实践中容易犯的错误,确保最终在大规模协作的项目中达成既定目标。 无独有偶,笔者去年在公司里负责升级和制定研发流程、设计模板、设计标准、代码标准等规范,并在实际工作中进行...
SQL-小白最佳入门sql查询一
不要偷偷的查询我的个人资料,即使你再喜欢我,也不要这样,真的不好;
项目中的if else太多了,该怎么重构?
介绍 最近跟着公司的大佬开发了一款IM系统,类似QQ和微信哈,就是聊天软件。我们有一部分业务逻辑是这样的 if (msgType = "文本") { // dosomething } else if(msgType = "图片") { // doshomething } else if(msgType = "视频") { // doshomething } else { // doshom...
Nginx 原理和架构
Nginx 是一个免费的,开源的,高性能的 HTTP 服务器和反向代理,以及 IMAP / POP3 代理服务器。Nginx 以其高性能,稳定性,丰富的功能,简单的配置和低资源消耗而闻名。 Nginx 的整体架构 Nginx 里有一个 master 进程和多个 worker 进程。master 进程并不处理网络请求,主要负责调度工作进程:加载配置、启动工作进程及非停升级。worker 进程负责处...
YouTube排名第一的励志英文演讲《Dream(梦想)》
Idon’t know what that dream is that you have, I don't care how disappointing it might have been as you've been working toward that dream,but that dream that you’re holding in your mind, that it’s po...
“狗屁不通文章生成器”登顶GitHub热榜,分分钟写出万字形式主义大作
一、垃圾文字生成器介绍 最近在浏览GitHub的时候,发现了这样一个骨骼清奇的雷人项目,而且热度还特别高。 项目中文名:狗屁不通文章生成器 项目英文名:BullshitGenerator 根据作者的介绍,他是偶尔需要一些中文文字用于GUI开发时测试文本渲染,因此开发了这个废话生成器。但由于生成的废话实在是太过富于哲理,所以最近已经被小伙伴们给玩坏了。 他的文风可能是这样的: 你发现,...
程序员:我终于知道post和get的区别
是一个老生常谈的话题,然而随着不断的学习,对于以前的认识有很多误区,所以还是需要不断地总结的,学而时习之,不亦说乎
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