Verilog初学者的有关always的一些问题，希望大佬们麻烦解决一下，谢谢

在Verilog HDL中的always@(敏感事件列表)里，如果想要将电平敏感信号和边沿敏感信号放到一起应该如何处理？比如说我现在假想是always @(negedge rst or posedge clk or waiter)这样判断，waiter是在1时触发，但是这样写肯定是不能成功编译的，那么要想实现这样的功能应该如何改写呢？

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dabocaiqq 2018-06-15 03:27
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