verilog语言关于memory的问题

写了一个关于buffer来输入输出的代码。
完善的功能是先给buffer里面输入6个4-bit的数值,然后在一次串行输出这6个4-bit的值。
定义reg[3:0] buffer[0:5]以后,输入为int,输出为out。
如果向往里面输入是 buffer[0][3:0]<=int;
buffer[1][3:0]<=int;
...
...
...
输出为out<=buffer[4][3:0]
是这样写吗?才接触verilog,求大神解答,靴靴!

1个回答

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