中关村小霸王 2018-11-30 02:49 采纳率: 0%
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请教一个关于VHDL中PROCESS内赋值顺序的问题

process(clk,sigin1,sigin2)

if clk'event and clk='1' then
sam1 <= sigin1;
flag <= '1';
end if;
请问 if内部的赋值语句是按照顺序先执行sam1 <= sigin1;再执行flag <= '1';，还是两句同时执行

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  • zqbnqsdsmd 2018-11-30 13:02
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