SV assertion 怎么写在某信号起来时clock 被拉为0

Question

请问是SV的assertion 怎么写， 如果当信号a被拉为1的时候， clock为关掉，当a为0的时候， clock会再打开？

Answer 1

weixin_38646136 下午好🌅🌅🌅
本答案参考ChatGPT-3.5

在SystemVerilog中，assertion是一种用于检查设计是否满足预期行为的机制。当你想要确保在信号a变为1时，clock信号被拉低（即为0），而在a变为0时，clock会被重新打开（即为1），你可以使用以下步骤编写assertion：

1. 首先，你需要定义一个event来表示a信号的变化。这通常通过posedge或negedge关键字完成，它们分别表示上升沿和下降沿触发：

event a_change;
always @(posedge a) begin
    a_change = 1'b1; // 当a变为1时触发
    if (a == 1'b0) begin
        // 当a变为0时执行恢复操作
        // ...
    end
end

1. 然后，你可以编写一个assertion来检查clock在a_change事件发生时的状态：

assert (
    @(posedge a_change) clock == 1'b0, 
    $display("Assertion failed: clock should be low when a is high"),
    "clock_not_low_on_a_high"
);

这个assert检查在a变为1时，clock是否为0。如果clock不是0，那么它将打印一条错误消息，并触发assertion失败。

1. 当a变为0时，你可能需要添加一个条件来检查clock是否恢复到高电平：

if (a == 1'b0 && @(posedge a) clock == 1'b1) begin
    $display("Assertion passed: clock recovered to high after a was low");
    // 释放assertion
    $finish;
end

这里，我们假设clock会在a变为0后恢复为1。如果clock没有恢复，你需要修改assertion以处理这种情况。

请注意，assertion通常在设计的验证阶段使用，而不是在实际硬件运行时。在模拟器或仿真器中，你可以看到assertion是否成功。在实际硬件中，它们通常被忽略。