Xilinx FPGA的DDR3 MIG 反馈信号app_rdy恒为低电平0

Question

最近在使用DDR3的MIG控制器。发现MIG控制器的反馈信号app_rdy存在上电后小概率恒定保持0的状态。想具体了解一下致使app_rdy恒定为0的具体影响因素？

Answer 1

app_rdy 为低，一般是当前地址写 FIFO 失败。
恒定保持 0 状态就不对了。这需要查看 init_calib_complete 这个信号，正常上电时 init_calib_complete 为 0 FPGA 初始化 DDR 成功后 该值为 1 。当该值 长时间为 0 时,一般多为硬件故障。FPGA 与 DDR 之间断线、短路、阻抗不匹配、芯片不稳定等。
init_calib_complete 恒定为 0 时，会影响 app_rdy 的信号值。

新焊接生产出来的板子，会偶尔遇到这种现象，多为FPGA/DDR焊接的原因。
也有一次 FPGA 1.0V 供电，当时设计用的 6.0A DC/DC 电源，结果不够，实际工作电流超过7A了，使 DDR 工作不稳定，会出现上诉的现象。电源改用 10A的设计就没问题了。