为什么分频时钟要加0.5

Question

#define        T_PCLK                                                0.25                                                                            //PCLK=4MHz, 0.25us

#define        T_BEACON_CLK                                    (T_PCLK*256)                                                                    //PCLK 256分频, AdTIM6时钟


#define        BEACON_DUTY                                        0.8                                                                         
   //flash负占空比                                                

#define        BEACON_ADT_PERIOD_COUNT(t)        (uint16_t)(1000000.0*(t)/2/T_BEACON_CLK+0.5)    //beacon周期计数值

#define        BEACON_ADT_DUTY_COUNT(cnt)        (uint16_t)((cnt)*BEACON_DUTY+0.5)            

Answer 1

加0.5一般是为了实现四舍五入的。因为计算过程是浮点数，但最后要转换为整数
使用(uint16_t)整型转换是截尾法，直接丢弃所有小数，所以为了确保小数部分四舍五入，需要加0.5再截尾，确保原有小数如果大于0.5，可以进1