verilog数码管静态显示计数器

最近刚上手数字电路实验,很多地方都不懂,实验课要求做出数码管静态显示计数器。自己写了一段代码也没报错,但是上basys3板子就行不通。

总体思路如下:

1: 计数模块

module cnt(
input clk1,
output reg[3:0] cnt
    );
    reg [27:0] times;
    initial times = 28'b0;

    always@(posedge clk1)
    begin
    if(times == 5000000)
    begin
    times = 28'b0;
    cnt = cnt + 4'b1;
    end
    else
    times = times + 28'b1;
    end

endmodule

#####2: 数码管显示模块

module seg(
input clk2,
input [3:0] cnt,
output[6:0] seg
 );

reg [6:0] r_seg;
assign seg = r_seg;


always @(*)
begin
 case(cnt)
 4'b0000: r_seg = 7'b1111110;
 4'b0001: r_seg = 7'b0000110;
 4'b0010: r_seg = 7'b1101101; 
 4'b0011: r_seg = 7'b1111001;
 4'b0100: r_seg = 7'b0110011;
 4'b0101: r_seg = 7'b1011011;
 4'b0110: r_seg = 7'b1011111;
 4'b0111: r_seg = 7'b1110000;
 4'b1000: r_seg = 7'b1111111;
 4'b1001: r_seg = 7'b1111011;
 4'b1010: r_seg = 7'b1110111;
 4'b1011: r_seg = 7'b0011111;
 4'b1100: r_seg = 7'b1001110;
 4'b1101: r_seg = 7'b0111101;
 4'b1110: r_seg = 7'b1001111;
 4'b1111: r_seg = 7'b1000111;
 default: r_seg = 7'b1111111;
  endcase
 end
endmodule

3:主调用模块

module top(
input clk_in1,
output [6:0] seg_display

    );
wire r_cnt;
wire clk1_cnt;
wire clk2_seg;
  clk_wiz_0 instance_name
   (
    // Clock out ports
    .clk_out1(clk1_cnt),     // output clk_out1
    .clk_out2(clk2_seg),     // output clk_out2
    .clk_in1(clk_in1)
    );      // input clk_in1
   cnt instance_cnt(
   .cnt(r_cnt),
   .clk1(clk1_cnt)
   );

   seg instance_seg(
   .seg(seg_display),
   .cnt(r_cnt),
   .clk2(clk2_seg)
   );

endmodule

现在主要由以下问题:

  1. 我上板之后发现有跳动,但一直都是 E(且七个段颜色不一)

  2. 如果要加使能信号,是4个数码管中只有一个 在跳动,那我应该把它放在主文件中当作输入吗?还是在seg这个module中呢?

如果能被解答就太感谢了 !因为被学校强制要求上这个课我也很无奈,自己啥也不会 ,还在学习中。。
PS 标签实在是在不到verilog,好尴尬。。。随便贴了一个,见谅。。

1个回答

你有做 I/O Pin Planning 嗎? 應該是要把你的seg信號接到某一個數碼管,

還有你命名方式有點難看 (其中一個 cnt既是module name 又是 output reg),

建議是先找網路上的code練習,這個範例很好找,一步步跟著做吧!

參考連結 : https://www.xilinx.com/support/documentation/sw_manuals/xilinx11/pp_p_process_io_pin_planning_pre_syn.htm

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end always @(posedge clk_500khz or negedge reset) if(!reset) begin col<=4'b0000;state<=0;end else begin case (state) 0: begin col[3:0]<=4'b0000; key_flag<=1'b0; if(row[3:0]!=4'b1111) begin state<=1;col[3:0]<=4'b1110;end // else state<=0; end 1: begin if(row[3:0]!=4'b1111) begin state<=5;end else begin state<=2;col[3:0]<=4'b1101;end end 2: begin if(row[3:0]!=4'b1111) begin state<=5;end // else begin state<=3;col[3:0]<=4'b1011;end // end 3: begin if(row[3:0]!=4'b1111) begin state<=5;end // else begin state<=4;col[3:0]<=4'b0111;end // end 4: begin if(row[3:0]!=4'b1111) begin state<=5;end // else state<=0; end 5: begin if(row[3:0]!=4'b1111) begin col_reg<=col; // row_reg<=row; // state<=5; key_flag<=1'b1; // end else begin state<=0;end end endcase end always @(clk_500khz or col_reg or row_reg) begin if(key_flag == 1'b1) begin case ({row_reg,col_reg}) 8'b1110_1110:data<=4'b0000;//0 8'b1110_1101:data<=4'b0001;//1 8'b1110_1011:data<=4'b0010;//2 8'b1110_0111:data<=4'b0011;//3 8'b1101_1110:data<=4'b0100;//4 8'b1101_1101:data<=4'b0101;//5 8'b1101_1011:data<=4'b0110;//6 8'b1101_0111:data<=4'b0111;//7 8'b1011_1110:data<=4'b1000;//8 8'b1011_1101:data<=4'b1001;//9 8'b1011_1011:data<=4'b1010;//10 '+' 8'b1011_0111:data<=4'b1011;//11 '-' 8'b0111_1110:data<=4'b1100;//12 '*' 8'b0111_1101:data<=4'b1101;//13 '/' 8'b0111_1011:data<=4'b1110;//14 '=' 8'b0111_0111:data<=4'b1111;//15fuwei endcase end end //caculator part always@(posedge clk) begin if(data == 4'b1111) begin buff=0;op=0;eoc=0;num1=0;num2=0;temp=0;mid=0;end else begin if(data!=4'b1110) begin if((data>=4'b0000)&&(data<=4'b1001)) begin buff={4'b0000,data};end else if((data>=4'b1010)&&(data<=4'b1110)) begin op=data;num1=buff[3:0];end end else begin if(eoc==0) begin num2=buff[3:0]; case(op) add: begin buff=num1+num2; /*if(buff>8'b00001001) begin mid=buff; temp=8'b00000000; for(i=1;i<=7;i=i+1) begin {temp,mid}={temp[6:0],mid,1'b0}; if(temp[3:0]>4'b0100) begin temp[3:0]=temp[3:0]+4'b0011;end if(temp[7:4]>4'b0100) begin temp[7:4]=temp[7:4]+4'b0011;end {buff_reg,res}={temp[6:0],buff[0]}; end buff={buff_reg,res}; end*/ eoc=1; end //add end sub: begin /*if(num1>num2) begin buff_reg=num1+((~num2)+4'b0001); buff={4'b0000,buff_reg}; flag_neg=1'b0; end else begin buff_reg=num2+((~num1)+4'b0001); buff={4'b0000,buff_reg}; flag_neg=1'b1; end if(flag_neg==1) buff[7:4]=4'b1111;*/ buff=num1-num2; flag_neg=1'b0; if(buff>200) begin buff=256-buff; //buff[7:4]=4'b1111; flag_neg=1'b1; end eoc=1; end mult: begin buff=num1*num2; eoc=1; end div: begin if(num2==4'b0000) buff=0; else begin buff_reg=num1; res=0; for(i=0;i<9;i=i+1) begin if(buff_reg>=num2) begin res=res+1; buff_reg=buff_reg-num2; end else buff={buff_reg,res}; end eoc=1; end end endcase end end end end parameter CLK_FREQ = 'D50_000_000;//50MHZ parameter DCLK_FREQ = 'D10;//AD_CLK 10/2HZ always @(posedge clk) if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ)) // CLK_FREQ/DCLK_FREQ=5_000_000 DCLK_DIV <= DCLK_DIV+1'b1; // 10Hz else begin DCLK_DIV <= 0; CLK_DIV <= ~CLK_DIV; //5Hz end //display part always @(negedge reset or negedge CLK_DIV ) begin key_temp <= buff; if(!reset) begin datain[0]<=8'b00000000; datain[1]<=8'b00000000; datain[2]<=8'b00000000; datain[3]<=8'b00000000; datain[4]<=8'b00000000; datain[5]<=8'b00000000; datain[6]<=8'b00000000; datain[7]<=8'b00000000; end else begin datain[0]<=key_temp%10; datain[1]<=key_temp/10%10; datain[2]<=key_temp/100%10; datain[3]<=key_temp/1000%10; end end always @(posedge clk) begin count1=count1+1; //32bit end always @(count1[14:12]) //scan LED *8, 50M/2^12=12k begin case(count1[14:12]) 3'b000: begin bcd_led = datain[0]; seg_com = 8'b00000001; end 3'b001: begin bcd_led=datain[1]; seg_com=8'b00000010; end 3'b010: begin bcd_led=datain[2]; seg_com=8'b00000100; end 3'b011: begin bcd_led=datain[3]; seg_com=8'b00001000; end 3'b100: begin bcd_led=datain[4]; seg_com=8'b00010000; end 3'b101: begin bcd_led=datain[5]; seg_com=8'b00100000; end 3'b110: begin bcd_led=datain[6]; seg_com=8'b01000000; end 3'b111: begin bcd_led=datain[7]; seg_com=8'b10000000; end endcase end always @(seg_com or bcd_led) //write code to LED begin case(bcd_led[3:0]) //display 0,1,2,.....9 4'h0:seg_data=8'hc0; //hgfedcba = 1100_0000 4'h1:seg_data=8'hf9; //hgfedcba = 1111_1001 4'h2:seg_data=8'ha4; 4'h3:seg_data=8'hb0; 4'h4:seg_data=8'h99; 4'h5:seg_data=8'h92; 4'h6:seg_data=8'h82; 4'h7:seg_data=8'hf8; 4'h8:seg_data=8'h80; 4'h9:seg_data=8'h90; 4'ha:seg_data=8'h88; 4'hb:seg_data=8'h83; 4'hc:seg_data=8'hc6; 4'hd:seg_data=8'ha1; 4'he:seg_data=8'h86; 4'hf:seg_data=8'h8e; endcase end endmodule

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end end //计数------------------------------------------------------------- always@(posedge clk_div) begin if(set_mod==1) begin //清零 if(hourH_1==4'b0010 && hourL_1==4'b0011 && minH_1==4'b0101 && minL_1==4'b1001 && secH_1==4'b0101 && secL_1==4'b1001) begin secL_1<=4'b0000; secH_1<=4'b0000; minL_1<=4'b0000; minH_1<=4'b0000; hourL_1<=4'b0000; hourH_1<=4'b0000; end else //计数 if(secL_1==9) begin secL_1<=4'b0000; if(secH_1==5) begin secH_1<=4'b0000; if(minL_1==9) begin minL_1<=4'b0000; if(minH_1==5) begin minH_1<=4'b0000; if(hourL_1==9) begin hourL_1<=4'b0000; hourH_1<=hourH_1+1; end else hourL_1<=hourL_1+1; end else minH_1<=minH_1+1; end else minL_1<=minL_1+1; end else secH_1<=secH_1+1; end else secL_1<=secL_1+1; end else if(set_mod==0) begin //调时结果 secL_1<=secL_2; secH_1<=secH_2; minL_1<=minL_2; minH_1<=minH_2; hourL_1<=hourL_2; hourH_1<=hourH_2; end end //设置 always@(posedge set_option) begin if(option_1==2) option_1<=0; else option_1<=option_1+1; end //调时 always@(posedge time_add) begin if(set_mod==0) begin //清零 if(hourH_2==4'b0010 && hourL_2==4'b0011 && minH_2==4'b0101 && minL_2==4'b1001 && secH_2==4'b0101 && secL_2==4'b1001) begin secL_2<=4'b0000; secH_2<=4'b0000; minL_2<=4'b0000; minH_2<=4'b0000; hourL_2<=4'b0000; hourH_2<=4'b0000; end else //计数 //调分 if(option_1==0) begin if(minL_2==9) begin minL_2<=4'b0000; if(minH_2==5) minH_2<=4'b0000; else minH_2<=minH_2+1; end else minL_2<=minL_2+1; end //调时 if(option_1==1) begin if(hourL_2==9) begin hourL_2<=4'b0000; hourH_2<=hourH_2+1; end else hourL_2<=hourL_2+1; end end end //选择---------------------------------------------------------------- always@(secL_1 or secH_1 or minL_1 or minH_1 or hourL_1 or hourH_1 or secL_2 or secH_2 or minL_2 or minH_2 or hourL_2 or hourH_2) begin //计数 if(set_mod==1) begin secL<=secL_1; secH<=secH_1; minL<=minL_1; minH<=minH_1; hourL<=hourL_1; hourH<=hourH_1; end //调时 else if(set_mod==0 ) begin secL<=secL_2; secH<=secH_2; minL<=minL_2; minH<=minH_2; hourL<=hourL_2; hourH<=hourH_2; end end //fenpin integer clk_cnt; reg clk_400Hz; always @(posedge clk) if(clk_cnt==32'd100000) begin clk_cnt <= 1'b0; clk_400Hz <= ~clk_400Hz;end else clk_cnt <= clk_cnt + 1'b1; //位控制 reg [3:0]wei_ctrl=4'b1110; always @(posedge clk_400Hz) wei_ctrl <= {wei_ctrl[2:0],wei_ctrl[3]}; //段控制 reg [3:0]qout_ctrl; always @(wei_ctrl) case(wei_ctrl) 4'b1110:wei_ctrl=minL; 4'b1101:wei_ctrl=minH; 4'b1011:wei_ctrl=hourL; 4'b0111:wei_ctrl=hourH; endcase always@(minL) begin case(minL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(minH) begin case(minH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourL) begin case(hourL) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end always@(hourH) begin case(hourH) 4'b0000:qout<=7'b1000000; 4'b0001:qout<=7'b1111001; 4'b0010:qout<=7'b0100100; 4'b0011:qout<=7'b0110000; 4'b0100:qout<=7'b0011001; 4'b0101:qout<=7'b0010010; 4'b0110:qout<=7'b0000010; 4'b0111:qout<=7'b1111000; 4'b1000:qout<=7'b0000000; 4'b1001:qout<=7'b0010000; default:qout<=7'b1111111; endcase end endmodule NET "set_mod" LOC = N13 ; NET "set_option" LOC = N3 ; NET "time_add" LOC = E2 ; NET "clk" LOC = B8 ; NET "minL" LOC = K14 ; NET "minH" LOC = M13 ; NET "hourL" LOC = J12 ; NET "hourH" LOC = F12 ; NET "qout[6]" LOC = L14 ; NET "qout[5]" LOC = H12 ; NET "qout[4]" LOC = N14 ; NET "qout[3]" LOC = N11 ; NET "qout[2]" LOC = P12 ; NET "qout[1]" LOC = L13 ; NET "qout[0]" LOC = M12 ;

关于Verilog一个入门级的设计

要求:1.实现由DIP开关插入BCD码,经译码后将数字显示在最右面一位LED数码管上(非法BCD显示0) 2.实现上述功能,但能“稳定”的显示在四个数码管上,以扫描方式显示(时钟) 3.实现秒脉冲转入下60进制计数器的计数,译码显示功能(显示位置在最右侧两个数码管,十位在左,个位在右) PS:最好能画出实验框图 有追加奖赏

Verilog+niosⅡ 如何实现数字电子钟功能?

**1.**使用QuartusⅡ13.1,芯片是Cydone Ⅲ EP3C16Q240C8。 **2.**要求:从23-59-59开始显示; 时间可以通过按键更改; 实现时间的暂停、启动、停止功能; 实现闹钟的设置; 蜂鸣器响5s; 响的过程可以通过按键停止蜂鸣。 **3.**niosⅡ部分要实现CPU和电子钟定时功能; 用verilog HDL实现数码管的显示驱动和按键操作。

数字逻辑基础与verilog设计(加 斯蒂芬布朗)第三版习题答案(触发器,寄存器和计数器)

5.1![图片说明](https://img-ask.csdn.net/upload/201905/11/1557568135_268443.png) ![图片说明](https://img-ask.csdn.net/upload/201905/11/1557568187_408078.png) 图1是电路,图2是clock与D的波形,请给出Qa,Qb,Qc的波形,并且要给出相应的verilog代码(源代码和仿真代码都要求)还要求有时序仿真截图

有关状态机的Verilog代码

我的状态机代码和test代码分别如下: module transformation (a,b,s,clk,S,C,X); input a,b,s,clk; output S,C,X; reg S,C,X; always @ (posedge clk) case(s) 0:if(a==1&b==1)begin S<=1; C<=0; end else if(a==0&b==0)begin S<=5; C<=1; end else begin S<=s; X<=1; end 1:if(a==1&b==0)begin S<=4; C<=1; end else if(a==0&b==1)begin S<=3; C<=0; end else begin S<=s; X<=1; end 2:if(a==0&b==0) begin S<=1; C<=1; end else if(a==1&b==0)begin S<=5; C<=0; end else begin S<=s; X<=1; end 3:if(a==0&b==0) begin S<=2; C<=0; end else if(a==1&b==0) begin S<=4; C<=1; end else begin S<=s; X<=1; end 4:if(a==1&b==0) begin S<=3; C<=0; end else if(a==0&b==1) begin S<=5; C<=1; end else begin S<=s; X<=1; end 5:if(a==0&b==0)begin S<=5; C<=0; end else if(a==1&b==0)begin S<=0; C<=1; end else begin S<=s; X<=1; end endcase endmodule 和 module test(); reg a,b,C,X,clk; reg [0:2] s,S; initial begin clk=0; a=0; b=0; s=0; S=6; X=0; end always #10 a=~a; always #5 b=~b; always #5 clk=~clk; always @ (posedge clk) begin X<=0; if(S==6) ; else begin s<=S; end transformationT1( .a(a), .b(b), .s(s), .clk(clk), .S(S), .C(C), .X(X) ); end endmodule 仿真后发现全部都是高阻,这是为什么啊?要怎么改呢?

modelsim仿真Verilog,调用monitor,没有显示是什么问题?

1.写一个Verilog八位2选一,使用modelsim平台,调用monitor查看仿真结果 但是什么都不显示,编译也没有问题 2.选择器文件如下: module mux (out, sel, b, a); parameter size = 8; output [size-1:0] out; input [size-1:0] b, a; input sel; assign out = (!sel) ? a : (sel) ? b : {size{1'bx}} ; endmodule 3.测试文件如下: reg [`width:1] b,a; wire [`width:1] out; reg sel; // Instantiate the mux. Named mapping allows the designer to have freedom // with the order of port declarations. #8 overrides the parameter (NOT // A DELAY), and gives the designer flexibility naming the parameter. mux #(`width) m1 (.out(out), .sel(sel), .b(b), .a(a)); initial begin // Display results to the screen, and store them in an SHM database $monitor($time,,"sel=%b a=%b b=%b out=%b", sel, a, b, out); $dumpvars(2,mux_test); // Provide stimulus for the design sel=0; b={`width{1'b0}}; a={`width{1'b1}}; #5 sel=0; b={`width{1'b1}}; a={`width{1'b0}}; #5 sel=1; b={`width{1'b0}}; a={`width{1'b1}}; #5 sel=1; b={`width{1'b1}}; a={`width{1'b0}}; #5 $finish; end endmodule 感谢知道的告诉一下,xie'x

Verilog程序编程该怎么做~~~

用Verilog控制数码管0-9循环变化该怎么编程![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/001/face/9.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)![图片说明](http://forum.csdn.net/PointForum/ui/scripts/csdn/Plugin/003/onion/3.gif)

verilog ask调制解调testbench

请高手帮忙写下ask调制解调的testbench。 //基于verilog HDL描述语言,对基带信号进行ASK振幅调制 module ASK_modulator(clk,start,x,y); input clk; //系统时钟 input start; //开始调制信号 input x; //基带信号 output y; //调制信号 reg [1:0] q; //分频计数器 reg f; //载波信号 always @(posedge clk) begin if(start == 0) q <= 0; else if(q <= 1) begin f <= 1; q <= q + 1; end else if(q == 3) begin f <= 0; q <= 0; end else begin f <= 0; q <= q + 1; end end assign y = x && f; //对基带信号进行调制 endmodule ----------------------------------------------------------------------------- //基于verilog HDL描述语言,对ASK调制信号进行解调 module ASK_demodulator(clk,start,x,y); input clk; //系统时钟 input start; //同步信号 input x; //调制信号 output y; //基带信号 reg y; reg xx; //寄存x信号 reg [3:0] q; //计数器 reg [2:0] m; //计xx的脉冲数 always @(posedge clk) begin xx <= x; //clk上升沿时,把x信号赋给中间信号xx if(!start) q <= 0; else if(q == 11) //if语句完成q的循环计数 q <= 0; else q <= q + 1; end always @(posedge clk) //此进程完成ASK解调 begin if(q == 11) //m计数器清零 m <= 0; else if(q == 10) begin if(m < 3) //if语句通过对m大小,来判决y输出的电平 y <= 0; else y <= 1; end else if(xx == 1) m <= m + 1; end endmodule

Verilog改错 testbench

testbench有几个问题比较雷同 但不知道为什么 都显示最后括号里的内容错了 ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e,f,g; wire[1:0] outa; wire qout; wire LAMP; reg reset,load,cin,data,ud; count count (clk,a,b,c,d,e,f,g,qout,reset,load,cin,data,ud); initial begin clk=1'b0; reset=1'b1; cin=1'b0; data=1'b0; ud=1'b1; load=1'b1; #10 reset=1'b0; load=1'b0; always #10 clk=~clk; count( .clk(clk), .load(load), .reset(reset), .data(data), .cin(cin), .ud(ud), ); end endmodule ``` ** Error: C:/modeltech_10.1a/examples/test.v(21): near "always": syntax error, unexpected always ** Error: C:/modeltech_10.1a/examples/test.v(25): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(26): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(27): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(28): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(29): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(30): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(31): Empty argument not allowed in verilog.

计算机组成原理中总线判优方法中计数器查询方式

计算机组成原理中总线判优方法中计数器查询方式,大致用log2N根线是怎么算出来的

数码管亮度控制器的设计

设计一个数码管亮度控制器,能够根据外部的拨码开关来控制数码管的亮 暗程度。 用quartus7.2 Verilog HDL![图片说明](https://img-ask.csdn.net/upload/201907/02/1562056658_620229.png)

大学四年自学走来,这些私藏的实用工具/学习网站我贡献出来了

大学四年,看课本是不可能一直看课本的了,对于学习,特别是自学,善于搜索网上的一些资源来辅助,还是非常有必要的,下面我就把这几年私藏的各种资源,网站贡献出来给你们。主要有:电子书搜索、实用工具、在线视频学习网站、非视频学习网站、软件下载、面试/求职必备网站。 注意:文中提到的所有资源,文末我都给你整理好了,你们只管拿去,如果觉得不错,转发、分享就是最大的支持了。 一、电子书搜索 对于大部分程序员...

在中国程序员是青春饭吗?

今年,我也32了 ,为了不给大家误导,咨询了猎头、圈内好友,以及年过35岁的几位老程序员……舍了老脸去揭人家伤疤……希望能给大家以帮助,记得帮我点赞哦。 目录: 你以为的人生 一次又一次的伤害 猎头界的真相 如何应对互联网行业的「中年危机」 一、你以为的人生 刚入行时,拿着傲人的工资,想着好好干,以为我们的人生是这样的: 等真到了那一天,你会发现,你的人生很可能是这样的: ...

Java基础知识面试题(2020最新版)

文章目录Java概述何为编程什么是Javajdk1.5之后的三大版本JVM、JRE和JDK的关系什么是跨平台性?原理是什么Java语言有哪些特点什么是字节码?采用字节码的最大好处是什么什么是Java程序的主类?应用程序和小程序的主类有何不同?Java应用程序与小程序之间有那些差别?Java和C++的区别Oracle JDK 和 OpenJDK 的对比基础语法数据类型Java有哪些数据类型switc...

我以为我学懂了数据结构,直到看了这个导图才发现,我错了

数据结构与算法思维导图

String s = new String(" a ") 到底产生几个对象?

老生常谈的一个梗,到2020了还在争论,你们一天天的,哎哎哎,我不是针对你一个,我是说在座的各位都是人才! 上图红色的这3个箭头,对于通过new产生一个字符串(”宜春”)时,会先去常量池中查找是否已经有了”宜春”对象,如果没有则在常量池中创建一个此字符串对象,然后堆中再创建一个常量池中此”宜春”对象的拷贝对象。 也就是说准确答案是产生了一个或两个对象,如果常量池中原来没有 ”宜春” ,就是两个。...

技术大佬:我去,你写的 switch 语句也太老土了吧

昨天早上通过远程的方式 review 了两名新来同事的代码,大部分代码都写得很漂亮,严谨的同时注释也很到位,这令我非常满意。但当我看到他们当中有一个人写的 switch 语句时,还是忍不住破口大骂:“我擦,小王,你丫写的 switch 语句也太老土了吧!” 来看看小王写的代码吧,看完不要骂我装逼啊。 private static String createPlayer(PlayerTypes p...

Linux面试题(2020最新版)

文章目录Linux 概述什么是LinuxUnix和Linux有什么区别?什么是 Linux 内核?Linux的基本组件是什么?Linux 的体系结构BASH和DOS之间的基本区别是什么?Linux 开机启动过程?Linux系统缺省的运行级别?Linux 使用的进程间通信方式?Linux 有哪些系统日志文件?Linux系统安装多个桌面环境有帮助吗?什么是交换空间?什么是root帐户什么是LILO?什...

Linux命令学习神器!命令看不懂直接给你解释!

大家都知道,Linux 系统有非常多的命令,而且每个命令又有非常多的用法,想要全部记住所有命令的所有用法,恐怕是一件不可能完成的任务。 一般情况下,我们学习一个命令时,要么直接百度去搜索它的用法,要么就直接用 man 命令去查看守冗长的帮助手册。这两个都可以实现我们的目标,但有没有更简便的方式呢? 答案是必须有的!今天给大家推荐一款有趣而实用学习神器 — kmdr,让你解锁 Linux 学习新姿势...

和黑客斗争的 6 天!

互联网公司工作,很难避免不和黑客们打交道,我呆过的两家互联网公司,几乎每月每天每分钟都有黑客在公司网站上扫描。有的是寻找 Sql 注入的缺口,有的是寻找线上服务器可能存在的漏洞,大部分都...

史上最全的 python 基础知识汇总篇,没有比这再全面的了,建议收藏

网友们有福了,小编终于把基础篇的内容全部涉略了一遍,这是一篇关于基础知识的汇总的文章,请朋友们收下,不用客气,不过文章篇幅肯能会有点长,耐心阅读吧爬虫(七十)多进程multiproces...

讲一个程序员如何副业月赚三万的真实故事

loonggg读完需要3分钟速读仅需 1 分钟大家好,我是你们的校长。我之前讲过,这年头,只要肯动脑,肯行动,程序员凭借自己的技术,赚钱的方式还是有很多种的。仅仅靠在公司出卖自己的劳动时...

女程序员,为什么比男程序员少???

昨天看到一档综艺节目,讨论了两个话题:(1)中国学生的数学成绩,平均下来看,会比国外好?为什么?(2)男生的数学成绩,平均下来看,会比女生好?为什么?同时,我又联想到了一个技术圈经常讨...

85后蒋凡:28岁实现财务自由、34岁成为阿里万亿电商帝国双掌门,他的人生底层逻辑是什么?...

蒋凡是何许人也? 2017年12月27日,在入职4年时间里,蒋凡开挂般坐上了淘宝总裁位置。 为此,时任阿里CEO张勇在任命书中力赞: 蒋凡加入阿里,始终保持创业者的冲劲,有敏锐的...

总结了 150 余个神奇网站,你不来瞅瞅吗?

原博客再更新,可能就没了,之后将持续更新本篇博客。

副业收入是我做程序媛的3倍,工作外的B面人生是怎样的?

提到“程序员”,多数人脑海里首先想到的大约是:为人木讷、薪水超高、工作枯燥…… 然而,当离开工作岗位,撕去层层标签,脱下“程序员”这身外套,有的人生动又有趣,马上展现出了完全不同的A/B面人生! 不论是简单的爱好,还是正经的副业,他们都干得同样出色。偶尔,还能和程序员的特质结合,产生奇妙的“化学反应”。 @Charlotte:平日素颜示人,周末美妆博主 大家都以为程序媛也个个不修边幅,但我们也许...

MySQL数据库面试题(2020最新版)

文章目录数据库基础知识为什么要使用数据库什么是SQL?什么是MySQL?数据库三大范式是什么mysql有关权限的表都有哪几个MySQL的binlog有有几种录入格式?分别有什么区别?数据类型mysql有哪些数据类型引擎MySQL存储引擎MyISAM与InnoDB区别MyISAM索引与InnoDB索引的区别?InnoDB引擎的4大特性存储引擎选择索引什么是索引?索引有哪些优缺点?索引使用场景(重点)...

新一代神器STM32CubeMonitor介绍、下载、安装和使用教程

关注、星标公众号,不错过精彩内容作者:黄工公众号:strongerHuang最近ST官网悄悄新上线了一款比较强大的工具:STM32CubeMonitor V1.0.0。经过我研究和使用之...

如果你是老板,你会不会踢了这样的员工?

有个好朋友ZS,是技术总监,昨天问我:“有一个老下属,跟了我很多年,做事勤勤恳恳,主动性也很好。但随着公司的发展,他的进步速度,跟不上团队的步伐了,有点...

我入职阿里后,才知道原来简历这么写

私下里,有不少读者问我:“二哥,如何才能写出一份专业的技术简历呢?我总感觉自己写的简历太烂了,所以投了无数份,都石沉大海了。”说实话,我自己好多年没有写过简历了,但我认识的一个同行,他在阿里,给我说了一些他当年写简历的方法论,我感觉太牛逼了,实在是忍不住,就分享了出来,希望能够帮助到你。 01、简历的本质 作为简历的撰写者,你必须要搞清楚一点,简历的本质是什么,它就是为了来销售你的价值主张的。往深...

大学一路走来,学习互联网全靠这几个网站,最终拿下了一把offer

大佬原来都是这样炼成的

离职半年了,老东家又发 offer,回不回?

有小伙伴问松哥这个问题,他在上海某公司,在离职了几个月后,前公司的领导联系到他,希望他能够返聘回去,他很纠结要不要回去? 俗话说好马不吃回头草,但是这个小伙伴既然感到纠结了,我觉得至少说明了两个问题:1.曾经的公司还不错;2.现在的日子也不是很如意。否则应该就不会纠结了。 老实说,松哥之前也有过类似的经历,今天就来和小伙伴们聊聊回头草到底吃不吃。 首先一个基本观点,就是离职了也没必要和老东家弄的苦...

为什么你不想学习?只想玩?人是如何一步一步废掉的

不知道是不是只有我这样子,还是你们也有过类似的经历。 上学的时候总有很多光辉历史,学年名列前茅,或者单科目大佬,但是虽然慢慢地长大了,你开始懈怠了,开始废掉了。。。 什么?你说不知道具体的情况是怎么样的? 我来告诉你: 你常常潜意识里或者心理觉得,自己真正的生活或者奋斗还没有开始。总是幻想着自己还拥有大把时间,还有无限的可能,自己还能逆风翻盘,只不是自己还没开始罢了,自己以后肯定会变得特别厉害...

什么时候跳槽,为什么离职,你想好了么?

都是出来打工的,多为自己着想

为什么程序员做外包会被瞧不起?

二哥,有个事想询问下您的意见,您觉得应届生值得去外包吗?公司虽然挺大的,中xx,但待遇感觉挺低,马上要报到,挺纠结的。

当HR压你价,说你只值7K,你该怎么回答?

当HR压你价,说你只值7K时,你可以流畅地回答,记住,是流畅,不能犹豫。 礼貌地说:“7K是吗?了解了。嗯~其实我对贵司的面试官印象很好。只不过,现在我的手头上已经有一份11K的offer。来面试,主要也是自己对贵司挺有兴趣的,所以过来看看……”(未完) 这段话主要是陪HR互诈的同时,从公司兴趣,公司职员印象上,都给予对方正面的肯定,既能提升HR的好感度,又能让谈判气氛融洽,为后面的发挥留足空间。...

面试阿里p7,被按在地上摩擦,鬼知道我经历了什么?

面试阿里p7被问到的问题(当时我只知道第一个):@Conditional是做什么的?@Conditional多个条件是什么逻辑关系?条件判断在什么时候执...

你期望月薪4万,出门右拐,不送,这几个点,你也就是个初级的水平

先来看几个问题通过注解的方式注入依赖对象,介绍一下你知道的几种方式@Autowired和@Resource有何区别说一下@Autowired查找候选者的...

面试了一个 31 岁程序员,让我有所触动,30岁以上的程序员该何去何从?

最近面试了一个31岁8年经验的程序猿,让我有点感慨,大龄程序猿该何去何从。

大三实习生,字节跳动面经分享,已拿Offer

说实话,自己的算法,我一个不会,太难了吧

程序员垃圾简历长什么样?

已经连续五年参加大厂校招、社招的技术面试工作,简历看的不下于万份 这篇文章会用实例告诉你,什么是差的程序员简历! 疫情快要结束了,各个公司也都开始春招了,作为即将红遍大江南北的新晋UP主,那当然要为小伙伴们做点事(手动狗头)。 就在公众号里公开征简历,义务帮大家看,并一一点评。《启舰:春招在即,义务帮大家看看简历吧》 一石激起千层浪,三天收到两百多封简历。 花光了两个星期的所有空闲时...

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