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vivado 2017.4 例化IP核总是失败
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- 2022-04-26 14:46回答 1 已采纳 先看错误日志:cxl_ error. log打开modelsim.ini修改实在不行就切换版本重装,估计无法共存
- 2022-05-30 16:46回答 2 已采纳 已解决Open Block Design, 在tcl console输入下面这个命令后回车:set_property LOCK_UPGRADE false [get_bd_cells <IP名
- 2021-12-25 15:02回答 1 已采纳 我之前也遇到过这个问题,通过这个解决了,你可以借鉴一下。https://support.xilinx.com/s/question/0D52E00006hpp7v/dputrd%E7%BC%96%E8
- 2018-06-07 09:36vivado 2017.4 license vivado设计套件,是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个...
- 2021-11-12 12:43回答 1 已采纳 以前碰到过,整了好久,没整好。最后卸掉重新装了一遍才整好。
- 2021-11-05 15:47回答 1 已采纳 高版本 vivado 能打开低版本的工程是正常的。反过来,就不行。大多数的工具软件这么操作都不行的。如果你非要这么操作,在 IP 不是被加密的状态下,手动在高版本的 vivado 下把该 IP 导出来
- vivado2019.2通过block memory生成的AXI4接口的IP核,testbench中想通过对ip核的输入端口赋值的方式模拟单次读请求,无法读取数据,arready信号始终没有拉高 fpga开发 硬件工程2022-05-15 22:30回答 3 已采纳 resetn_i 不对,应该是先0后1 initial begin resetn_i <= 0; #100 resetn_i <= 1; end axi_bready
- 2021-05-06 11:23big_big_big_me的博客 Vivado建立verilog工程 1.双击Vivado程序 2.在开始界面中选择Create Project 3.修改工程名及工程的存放地 4.NEXT,选择RTL Project,并选择Do not specify sources at this time 5.NEXT,选择芯片 6...
- 2023-03-19 18:16回答 1 已采纳 该回答引用NewBing 您好,这是Bing。根据我的搜索结果①②③,可能的原因有以下几种: 您的仿真时间太短,没有覆盖到正弦波的周期。您的仿真步长太大,没有捕捉到正弦波的变化。您的仿真信号范围太小或
- 2022-05-12 16:52回答 1 已采纳 思路可行,不过myip 模块最好再与pcie之间加个中断信号。myip收到数据后通过中断告诉pcie的主机通过pcie读取数据。我写的一些文章,是关于pcie读写can的,你可以看下,希望能给你有些启
- 安装vivado2019.1时一直报错There is no valid Xilinx installation that this Update can be applied to”。 fpga开发 嵌入式硬件 硬件工程2022-07-31 01:46回答 1 已采纳 下载的是更新包,如果设备没有预装vivado的情况下就会出现这种问题;可以下载完整版本https://china.xilinx.com/support/download.html
- 2018-03-07 10:33just_do_ee的博客 这里使用了一个clock ip 把200MHZ转换为5MHZ了。 module top_led( input sys_clk_p, // 开发板上差分输入时钟 200Mhz input sys_clk_n, input rst, output reg [7:0] led ); wire sys_clk_ibufg; wire clk; ...
- 2022-05-31 12:17回答 1 已采纳 你看下你的激励文件,时钟的频率被你整错了,看波形文件,你整成20ns 50MHz 的时钟了。看你的IP设置是需要100MHz 时钟的。
- 2020-09-05 10:32FPGA技术江湖的博客 今天给大侠带来Vivado调用IP核详细操作步骤,手把手教学,请往下看。话不多说,上货。 首先咱们来了解一下vivado的IP核,IP核(IP Core):Vivado中有很多IP核可以直接使用,例如数学运算(乘法器、除法器...
- 2022-09-22 10:08柠檬叶子C的博客 Vivado 是 FPGA 厂商赛灵思公司(XILINX)于 2012 年发布的集成设计环境。
- 2020-12-24 11:04一颗修行千年的葱的博客 arty a7是基于Artix-7 FPGA设计的开发平台,具有丰富的Pmod接口,扩展性较强,搭建microblaze软核易于开发 ...以下是在vivado2017.4_MicroBlaze_ArtyA735t上的开发流程 新建工程 注:路径不要有中文名,电
- 2022-07-23 21:46迎风打盹儿的博客 随着制造工艺的不断发展,现场可编程逻辑门阵列(FPGA)的集成度越来越高,应用也越来越广,其中在对数字信号进行处理时必然要用到一些数学处理类的IP核。最近正在研究空域自适应抗干扰技术研究的FPGA硬件实现,其中...
- 2022-07-28 12:03迎风打盹儿的博客 随着制造工艺的不断发展,现场可编程逻辑门阵列(FPGA)的集成度越来越高,应用也越来越广,其中在对数字信号进行处理时必然要用到一些数学处理类的IP核。最近正在研究空域自适应抗干扰技术研究的FPGA硬件实现,其中...
- 2022-07-26 12:10迎风打盹儿的博客 随着制造工艺的不断发展,现场可编程逻辑门阵列(FPGA)的集成度越来越高,应用也越来越广,其中在对数字信号进行处理时必然要用到一些数学运算类的IP核。最近正在研究空域自适应抗干扰技术研究的FPGA硬件实现,其中...
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