verilog 中的reg类型变量不能根据其他变量控制位数吗? 10C

reg [1023:0]SaveA_1;
reg [3:0] counter=0;

在always语句中调用
SaveA_1[(counter+1)*64-1:counter*64]<=B[63:0];

显示错误[Synth 8-1002] counter is not a constant

2个回答

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