verilog 中的reg类型变量不能根据其他变量控制位数吗? 10C

reg [1023:0]SaveA_1;
reg [3:0] counter=0;

在always语句中调用
SaveA_1[(counter+1)*64-1:counter*64]<=B[63:0];

显示错误[Synth 8-1002] counter is not a constant

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entity dac3283_ctrl is generic ( START_ADDR : std_logic_vector(27 downto 0) := x"0000000"; STOP_ADDR : std_logic_vector(27 downto 0) := x"00000FF" ); port ( rst : in std_logic; clk : in std_logic; -- Sequence interface init_ena : in std_logic; init_done : out std_logic; -- Command Interface clk_cmd : in std_logic; in_cmd_val : in std_logic; in_cmd : in std_logic_vector(63 downto 0); out_cmd_val : out std_logic; out_cmd : out std_logic_vector(63 downto 0); in_cmd_busy : out std_logic; -- SPI control spi_n_oe : out std_logic; spi_n_cs : out std_logic; spi_sclk : out std_logic; spi_sdo : out std_logic; spi_sdi : in std_logic ); end dac3283_ctrl; architecture dac3283_ctrl_syn of dac3283_ctrl is component fmc150_stellar_cmd is generic ( START_ADDR : std_logic_vector(27 downto 0) := x"0000000"; STOP_ADDR : std_logic_vector(27 downto 0) := x"00000FF" ); port ( reset : in std_logic; -- Command Interface clk_cmd : in std_logic; --cmd_in and cmd_out are synchronous to this clock; out_cmd : out std_logic_vector(63 downto 0); out_cmd_val : out std_logic; in_cmd : in std_logic_vector(63 downto 0); in_cmd_val : in std_logic; -- Register interface clk_reg : in std_logic; --register interface is synchronous to this clock out_reg : out std_logic_vector(31 downto 0); --caries the out register data out_reg_val : out std_logic; --the out_reg has valid data (pulse) out_reg_addr : out std_logic_vector(27 downto 0); --out register address in_reg : in std_logic_vector(31 downto 0); --requested register data is placed on this bus in_reg_val : in std_logic; --pulse to indicate requested register is valid in_reg_req : out std_logic; --pulse to request data in_reg_addr : out std_logic_vector(27 downto 0); --requested address --mailbox interface mbx_in_reg : in std_logic_vector(31 downto 0); --value of the mailbox to send mbx_in_val : in std_logic --pulse to indicate mailbox is valid ); end component fmc150_stellar_cmd; component pulse2pulse port ( rst : in std_logic; in_clk : in std_logic; out_clk : in std_logic; pulsein : in std_logic; pulseout : out std_logic; inbusy : out std_logic ); end component; component dac3283_init_mem is port ( clka : in std_logic; addra : in std_logic_vector(4 downto 0); douta : out std_logic_vector(15 downto 0) ); end component; constant ADDR_GLOBAL : std_logic_vector := x"0000020"; constant ADDR_MAX_WR : std_logic_vector := x"000001F"; constant ADDR_MAX_RD : std_logic_vector := x"000001F"; type sh_states is (idle, instruct, data_io, data_valid); signal sh_state : sh_states; signal serial_clk : std_logic; signal sclk_ext : std_logic; signal out_reg_val : std_logic; signal out_reg_addr : std_logic_vector(27 downto 0); signal out_reg : std_logic_vector(31 downto 0); signal in_reg_req : std_logic; signal in_reg_addr : std_logic_vector(27 downto 0); signal in_reg_val : std_logic; signal in_reg : std_logic_vector(31 downto 0); signal done_sclk : std_logic; signal init_done_sclk : std_logic; signal init_done_tmp : std_logic; signal init_done_prev : std_logic; signal init : std_logic; signal init_tmp : std_logic; signal init_reg : std_logic; signal inst_val : std_logic; signal inst_reg_val : std_logic; signal inst_rw : std_logic; signal inst_reg : std_logic_vector(4 downto 0); signal data_reg : std_logic_vector(7 downto 0); signal sh_counter : integer; signal shifting : std_logic; signal read_n_write : std_logic; signal ncs_int : std_logic; signal busy : std_logic; signal sdi : std_logic; signal shift_reg : std_logic_vector(15 downto 0); signal init_address : std_logic_vector(4 downto 0); signal init_data : std_logic_vector(15 downto 0); signal read_byte_val : std_logic; signal data_read_val : std_logic; signal data_read : std_logic_vector(7 downto 0); begin ---------------------------------------------------------------------------------------------------- -- Generate serial clock (max 20MHz) ---------------------------------------------------------------------------------------------------- process (clk) -- Divide by 2^4 = 16, CLKmax = 16 x 20MHz = 320MHz variable clk_div : std_logic_vector(3 downto 0) := (others => '0'); begin if (rising_edge(clk)) then clk_div := clk_div + '1'; -- The slave samples the data on the rising edge of SCLK. -- therefore we make sure the external clock is slightly -- after the internal clock. sclk_ext <= clk_div(clk_div'length-1); serial_clk <= sclk_ext; end if; end process; ---------------------------------------------------------------------------------------------------- -- Stellar Command Interface ---------------------------------------------------------------------------------------------------- fmc150_stellar_cmd_inst : fmc150_stellar_cmd generic map ( START_ADDR => START_ADDR, STOP_ADDR => STOP_ADDR ) port map ( reset => rst, clk_cmd => clk_cmd, in_cmd_val => in_cmd_val, in_cmd => in_cmd, out_cmd_val => out_cmd_val, out_cmd => out_cmd, clk_reg => clk, out_reg_val => out_reg_val, out_reg_addr => out_reg_addr, out_reg => out_reg, in_reg_req => in_reg_req, in_reg_addr => in_reg_addr, in_reg_val => in_reg_val, in_reg => in_reg, mbx_in_val => '0', mbx_in_reg => (others => '0') ); ---------------------------------------------------------------------------------------------------- -- Shoot commands to the state machine ---------------------------------------------------------------------------------------------------- process (rst, clk) begin if (rst = '1') then init_done <= '0'; init_done_tmp <= '0'; init_done_prev <= '0'; init <= '0'; in_reg_val <= '0'; in_reg <= (others => '0'); inst_val <= '0'; inst_rw <= '0'; inst_reg <= (others=> '0'); data_reg <= (others=> '0'); elsif (rising_edge(clk)) then init_done <= init_done_sclk; init_done_tmp <= done_sclk; init_done_prev <= init_done_tmp; -- Release the init flag on rising edge init done if (init_done_tmp = '1' and init_done_prev = '0') then init <= '0'; -- Enable the init flag when enable flag is high, but done flag is low elsif (init_ena = '1' and init_done_tmp = '0') then init <= '1'; -- There is one additional status and control register available elsif (out_reg_val = '1' and out_reg_addr = ADDR_GLOBAL) then init <= out_reg(0); end if; -- There is one additional status and control register available if (in_reg_req = '1' and in_reg_addr = ADDR_GLOBAL) then in_reg_val <= '1'; in_reg <= conv_std_logic_vector(0, 27) & '0' & busy & '0' & '0' & init_done_prev; -- read from serial if when address is within device range elsif (in_reg_addr <= ADDR_MAX_RD) then in_reg_val <= data_read_val; in_reg <= conv_std_logic_vector(0, 24) & data_read; else in_reg_val <= '0'; in_reg <= in_reg; end if; -- Write instruction, only when address is within device range if (out_reg_val = '1' and out_reg_addr <= ADDR_MAX_WR) then inst_val <= '1'; inst_rw <= '0'; -- write inst_reg <= out_reg_addr(4 downto 0); data_reg <= out_reg(7 downto 0); -- Read instruction, only when address is within device range elsif (in_reg_req = '1' and in_reg_addr <= ADDR_MAX_RD) then inst_val <= '1'; inst_rw <= '1'; -- read inst_reg <= in_reg_addr(4 downto 0); data_reg <= data_reg; -- No instruction else inst_val <= '0'; inst_rw <= inst_rw; inst_reg <= inst_reg; data_reg <= data_reg; end if; end if; end process; -- Intruction pulse pulse2pulse_inst0 : pulse2pulse port map ( rst => rst, in_clk => clk, out_clk => serial_clk, pulsein => inst_val, pulseout => inst_reg_val, inbusy => open ); ---------------------------------------------------------------------------------------------------- -- Serial interface state-machine ---------------------------------------------------------------------------------------------------- process (rst, serial_clk) begin if (rst = '1') then init_tmp <= '0'; init_reg <= '0'; sh_state <= idle; sh_counter <= 0; shifting <= '0'; read_n_write <= '0'; ncs_int <= '1'; elsif (rising_edge(serial_clk)) then -- Double synchonise flag from other clock domain init_tmp <= init; init_reg <= init_tmp; -- Main state machine case sh_state is when idle => sh_counter <= shift_reg'length-data_reg'length-1; --total length minus data bytes; -- Accept every instruction if (inst_reg_val = '1' or init_reg = '1') then shifting <= '1'; read_n_write <= inst_rw and not init_reg; -- force write during init ncs_int <= '0'; sh_state <= instruct; else shifting <= '0'; ncs_int <= '1'; end if; when instruct => if (sh_counter = 0) then sh_counter <= data_reg'length-1; sh_state <= data_io; else sh_counter <= sh_counter - 1; end if; when data_io => if (sh_counter = 0) then sh_counter <= shift_reg'length-data_reg'length-1; --total length minus one data byte; shifting <= '0'; ncs_int <= '1'; if (read_n_write = '1') then sh_state <= data_valid; else sh_state <= idle; end if; else sh_counter <= sh_counter - 1; end if; when data_valid => sh_state <= idle; when others => sh_state <= idle; end case; end if; end process; busy <= '0' when (sh_state = idle and init_reg = '0') else '1';

verilog 红绿灯设计状态机代码不理解

module sheJiShuRu( input clk, reset, Ta, Tb, clr, output reg [1:0] La, Lb, output reg mclk ); reg [31:0] count; parameter CLK_COUNT = 249999999; //parameter CLK_COUNT = 24;//模拟用 always @ (posedge clk) begin if(clr) //按下去(为1?)复位 begin count <= 0; mclk <= 0; end else if(count == CLK_COUNT) //用到了前面定义的参数 begin count <= 0; mclk <= ~mclk; end else count <= count+1; end reg [1:0] state, next_state; parameter S0 = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; parameter S3 = 2'b11; parameter green = 2'b00; parameter yellow = 2'b01; parameter red = 2'b10; always @ (posedge mclk) if(reset) state <= S0; else state <= next_state; always @(*) case(state) S0: if(Ta) next_state = S0; else next_state = S1; S1: next_state = S2; S2: if(Tb) next_state = S2; else next_state = S3; S3: next_state = S0; endcase always @(*) case(state) S0: begin La = green; Lb = red; end S1: begin La = yellow; Lb = red; end S2: begin La = red; Lb = green; end S3: begin La = red; Lb = yellow; end endcase endmodule 代码中最开始分频的部分有什么作用

在中国程序员是青春饭吗?

今年,我也32了 ,为了不给大家误导,咨询了猎头、圈内好友,以及年过35岁的几位老程序员……舍了老脸去揭人家伤疤……希望能给大家以帮助,记得帮我点赞哦。 目录: 你以为的人生 一次又一次的伤害 猎头界的真相 如何应对互联网行业的「中年危机」 一、你以为的人生 刚入行时,拿着傲人的工资,想着好好干,以为我们的人生是这样的: 等真到了那一天,你会发现,你的人生很可能是这样的: ...

程序员请照顾好自己,周末病魔差点一套带走我。

程序员在一个周末的时间,得了重病,差点当场去世,还好及时挽救回来了。

和黑客斗争的 6 天!

互联网公司工作,很难避免不和黑客们打交道,我呆过的两家互联网公司,几乎每月每天每分钟都有黑客在公司网站上扫描。有的是寻找 Sql 注入的缺口,有的是寻找线上服务器可能存在的漏洞,大部分都...

搜狗输入法也在挑战国人的智商!

故事总是一个接着一个到来...上周写完《鲁大师已经彻底沦为一款垃圾流氓软件!》这篇文章之后,鲁大师的市场工作人员就找到了我,希望把这篇文章删除掉。经过一番沟通我先把这篇文章从公号中删除了...

总结了 150 余个神奇网站,你不来瞅瞅吗?

原博客再更新,可能就没了,之后将持续更新本篇博客。

副业收入是我做程序媛的3倍,工作外的B面人生是怎样的?

提到“程序员”,多数人脑海里首先想到的大约是:为人木讷、薪水超高、工作枯燥…… 然而,当离开工作岗位,撕去层层标签,脱下“程序员”这身外套,有的人生动又有趣,马上展现出了完全不同的A/B面人生! 不论是简单的爱好,还是正经的副业,他们都干得同样出色。偶尔,还能和程序员的特质结合,产生奇妙的“化学反应”。 @Charlotte:平日素颜示人,周末美妆博主 大家都以为程序媛也个个不修边幅,但我们也许...

MySQL数据库面试题(2020最新版)

文章目录数据库基础知识为什么要使用数据库什么是SQL?什么是MySQL?数据库三大范式是什么mysql有关权限的表都有哪几个MySQL的binlog有有几种录入格式?分别有什么区别?数据类型mysql有哪些数据类型引擎MySQL存储引擎MyISAM与InnoDB区别MyISAM索引与InnoDB索引的区别?InnoDB引擎的4大特性存储引擎选择索引什么是索引?索引有哪些优缺点?索引使用场景(重点)...

如果你是老板,你会不会踢了这样的员工?

有个好朋友ZS,是技术总监,昨天问我:“有一个老下属,跟了我很多年,做事勤勤恳恳,主动性也很好。但随着公司的发展,他的进步速度,跟不上团队的步伐了,有点...

我入职阿里后,才知道原来简历这么写

私下里,有不少读者问我:“二哥,如何才能写出一份专业的技术简历呢?我总感觉自己写的简历太烂了,所以投了无数份,都石沉大海了。”说实话,我自己好多年没有写过简历了,但我认识的一个同行,他在阿里,给我说了一些他当年写简历的方法论,我感觉太牛逼了,实在是忍不住,就分享了出来,希望能够帮助到你。 01、简历的本质 作为简历的撰写者,你必须要搞清楚一点,简历的本质是什么,它就是为了来销售你的价值主张的。往深...

优雅的替换if-else语句

场景 日常开发,if-else语句写的不少吧??当逻辑分支非常多的时候,if-else套了一层又一层,虽然业务功能倒是实现了,但是看起来是真的很不优雅,尤其是对于我这种有强迫症的程序"猿",看到这么多if-else,脑袋瓜子就嗡嗡的,总想着解锁新姿势:干掉过多的if-else!!!本文将介绍三板斧手段: 优先判断条件,条件不满足的,逻辑及时中断返回; 采用策略模式+工厂模式; 结合注解,锦...

离职半年了,老东家又发 offer,回不回?

有小伙伴问松哥这个问题,他在上海某公司,在离职了几个月后,前公司的领导联系到他,希望他能够返聘回去,他很纠结要不要回去? 俗话说好马不吃回头草,但是这个小伙伴既然感到纠结了,我觉得至少说明了两个问题:1.曾经的公司还不错;2.现在的日子也不是很如意。否则应该就不会纠结了。 老实说,松哥之前也有过类似的经历,今天就来和小伙伴们聊聊回头草到底吃不吃。 首先一个基本观点,就是离职了也没必要和老东家弄的苦...

2020阿里全球数学大赛:3万名高手、4道题、2天2夜未交卷

阿里巴巴全球数学竞赛( Alibaba Global Mathematics Competition)由马云发起,由中国科学技术协会、阿里巴巴基金会、阿里巴巴达摩院共同举办。大赛不设报名门槛,全世界爱好数学的人都可参与,不论是否出身数学专业、是否投身数学研究。 2020年阿里巴巴达摩院邀请北京大学、剑桥大学、浙江大学等高校的顶尖数学教师组建了出题组。中科院院士、美国艺术与科学院院士、北京国际数学...

男生更看重女生的身材脸蛋,还是思想?

往往,我们看不进去大段大段的逻辑。深刻的哲理,往往短而精悍,一阵见血。问:产品经理挺漂亮的,有点心动,但不知道合不合得来。男生更看重女生的身材脸蛋,还是...

程序员为什么千万不要瞎努力?

本文作者用对比非常鲜明的两个开发团队的故事,讲解了敏捷开发之道 —— 如果你的团队缺乏统一标准的环境,那么即使勤劳努力,不仅会极其耗时而且成果甚微,使用...

为什么程序员做外包会被瞧不起?

二哥,有个事想询问下您的意见,您觉得应届生值得去外包吗?公司虽然挺大的,中xx,但待遇感觉挺低,马上要报到,挺纠结的。

当HR压你价,说你只值7K,你该怎么回答?

当HR压你价,说你只值7K时,你可以流畅地回答,记住,是流畅,不能犹豫。 礼貌地说:“7K是吗?了解了。嗯~其实我对贵司的面试官印象很好。只不过,现在我的手头上已经有一份11K的offer。来面试,主要也是自己对贵司挺有兴趣的,所以过来看看……”(未完) 这段话主要是陪HR互诈的同时,从公司兴趣,公司职员印象上,都给予对方正面的肯定,既能提升HR的好感度,又能让谈判气氛融洽,为后面的发挥留足空间。...

面试:第十六章:Java中级开发(16k)

HashMap底层实现原理,红黑树,B+树,B树的结构原理 Spring的AOP和IOC是什么?它们常见的使用场景有哪些?Spring事务,事务的属性,传播行为,数据库隔离级别 Spring和SpringMVC,MyBatis以及SpringBoot的注解分别有哪些?SpringMVC的工作原理,SpringBoot框架的优点,MyBatis框架的优点 SpringCould组件有哪些,他们...

面试阿里p7,被按在地上摩擦,鬼知道我经历了什么?

面试阿里p7被问到的问题(当时我只知道第一个):@Conditional是做什么的?@Conditional多个条件是什么逻辑关系?条件判断在什么时候执...

面试了一个 31 岁程序员,让我有所触动,30岁以上的程序员该何去何从?

最近面试了一个31岁8年经验的程序猿,让我有点感慨,大龄程序猿该何去何从。

大三实习生,字节跳动面经分享,已拿Offer

说实话,自己的算法,我一个不会,太难了吧

程序员垃圾简历长什么样?

已经连续五年参加大厂校招、社招的技术面试工作,简历看的不下于万份 这篇文章会用实例告诉你,什么是差的程序员简历! 疫情快要结束了,各个公司也都开始春招了,作为即将红遍大江南北的新晋UP主,那当然要为小伙伴们做点事(手动狗头)。 就在公众号里公开征简历,义务帮大家看,并一一点评。《启舰:春招在即,义务帮大家看看简历吧》 一石激起千层浪,三天收到两百多封简历。 花光了两个星期的所有空闲时...

《Oracle Java SE编程自学与面试指南》最佳学习路线图2020年最新版(进大厂必备)

正确选择比瞎努力更重要!

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都前后端分离了,咱就别做页面跳转了!统统 JSON 交互

文章目录1. 无状态登录1.1 什么是有状态1.2 什么是无状态1.3 如何实现无状态1.4 各自优缺点2. 登录交互2.1 前后端分离的数据交互2.2 登录成功2.3 登录失败3. 未认证处理方案4. 注销登录 这是本系列的第四篇,有小伙伴找不到之前文章,松哥给大家列一个索引出来: 挖一个大坑,Spring Security 开搞! 松哥手把手带你入门 Spring Security,别再问密...

字节跳动面试官竟然问了我JDBC?

轻松等回家通知

面试官:你连SSO都不懂,就别来面试了

大厂竟然要考我SSO,卧槽。

阿里面试官让我用Zk(Zookeeper)实现分布式锁

他可能没想到,我当场手写出来了

终于,月薪过5万了!

来看几个问题想不想月薪超过5万?想不想进入公司架构组?想不想成为项目组的负责人?想不想成为spring的高手,超越99%的对手?那么本文内容是你必须要掌握的。本文主要详解bean的生命...

自从喜欢上了B站这12个UP主,我越来越觉得自己是个废柴了!

不怕告诉你,我自从喜欢上了这12个UP主,哔哩哔哩成为了我手机上最耗电的软件,几乎每天都会看,可是吧,看的越多,我就越觉得自己是个废柴,唉,老天不公啊,不信你看看…… 间接性踌躇满志,持续性混吃等死,都是因为你们……但是,自己的学习力在慢慢变强,这是不容忽视的,推荐给你们! 都说B站是个宝,可是有人不会挖啊,没事,今天咱挖好的送你一箩筐,首先啊,我在B站上最喜欢看这个家伙的视频了,为啥 ,咱撇...

代码注释如此沙雕,会玩还是你们程序员!

某站后端代码被“开源”,同时刷遍全网的,还有代码里的那些神注释。 我们这才知道,原来程序员个个都是段子手;这么多年来,我们也走过了他们的无数套路… 首先,产品经理,是永远永远吐槽不完的!网友的评论也非常扎心,说看这些代码就像在阅读程序员的日记,每一页都写满了对产品经理的恨。 然后,也要发出直击灵魂的质问:你是尊贵的付费大会员吗? 这不禁让人想起之前某音乐app的穷逼Vip,果然,穷逼在哪里都是...

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