用verilog写出来的计数器,编译成功,但是为什么在仿真时输出有7ns延时?

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计数器代码


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testbench

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仿真时可以看到,dout变为0并不是在rst的第一个下降沿,后面每次dout计数也不是在clk上升沿,而是有一个7ns的延时
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求大佬帮忙看看问题所在

1个回答

不应该做综合,而是应该点RTL simulation!

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是一个老生常谈的话题,然而随着不断的学习,对于以前的认识有很多误区,所以还是需要不断地总结的,学而时习之,不亦说乎
《程序人生》系列-这个程序员只用了20行代码就拿了冠军
你知道的越多,你不知道的越多 点赞再看,养成习惯GitHub上已经开源https://github.com/JavaFamily,有一线大厂面试点脑图,欢迎Star和完善 前言 这一期不算《吊打面试官》系列的,所有没前言我直接开始。 絮叨 本来应该是没有这期的,看过我上期的小伙伴应该是知道的嘛,双十一比较忙嘛,要值班又要去帮忙拍摄年会的视频素材,还得搞个程序员一天的Vlog,还要写BU...
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