计数器代码
testbench
仿真时可以看到,dout变为0并不是在rst的第一个下降沿,后面每次dout计数也不是在clk上升沿,而是有一个7ns的延时
求大佬帮忙看看问题所在
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不应该做综合,而是应该点RTL simulation!
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