木槿呀 2022-04-19 13:09 采纳率: 72.2%
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想问一下大家?数电verilog编程,modelsim仿真的时候波形图不对,是为什么呢?

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图片如上,第一个仿真的时候q1和q2本来是计数用的,但是标红了,貌似出问题了,但是代码我看了好几遍,应该没啥问题啊?是为什么呀?

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  • 老皮芽子 2022-04-19 15:07
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    模块没有复位信号,寄存器就需要有初始值。
    你q1/q2这两个寄存器没有初始值。可以参照out1/out2的方式置初始值。

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