问题遇到的现象和发生背景
比如我想判断一个简单rtl设计的规模,那么gate size该如何计算或者评判呢?
用代码块功能插入代码,请勿粘贴截图
module top;
input b,a;
output c;
and and1(c,b,a);
or or1(c,b,a);
endmodule
我想要达到的结果
由上面这个简单的rtl design我可以判断这个design的gate size是多少呢?
比如我想判断一个简单rtl设计的规模,那么gate size该如何计算或者评判呢?
module top;
input b,a;
output c;
and and1(c,b,a);
or or1(c,b,a);
endmodule
由上面这个简单的rtl design我可以判断这个design的gate size是多少呢?