为什么sv加激励后波形图正确，但是UVM输出全为0

Question

如题，system verilog 验证，加激励后波形图正确，但是UVM输出全为0

Answer 1

这可能是由于UVM输出模块的配置有误或者UVM输出模块没有正确地与激励信号相连接导致的。建议检查UVM输出模块的配置以及与激励信号的连接是否正确，并确保UVM输出模块能够正确地接收和解析激励信号。