如题,system verilog 验证,加激励后波形图正确,但是UVM输出全为0
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- m0_54204465 2023-01-07 12:02关注
这可能是由于UVM输出模块的配置有误或者UVM输出模块没有正确地与激励信号相连接导致的。建议检查UVM输出模块的配置以及与激励信号的连接是否正确,并确保UVM输出模块能够正确地接收和解析激励信号。
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