Cadence版图仿真问题

Question

运行lvs 和drc 时出现这个问题怎么办，有没有知道的朋友，求解答

Answer 1

引自免费微信小程序：皆我百晓生

从您提供的信息来看，您在使用Cadence的nmDRC和nmLVS工具进行版图验证（Design Rule Checking, DRC）和逻辑与版图验证（Layout Versus Schematic, LVS）时遇到了一些错误。

对于DRC的问题，错误提示是关于规则文件中的一个不完整的关键字指定：dfm。这可能是因为在您的DRC规则文件1P6M_5Ia_1TM2MIM2.drc中，有一行（第4597行）定义了一个名为INP7的规则，但它的格式不正确，缺少了dfm关键字的完整描述。要解决这个问题，您需要检查这个规则，确保它遵循正确的语法。通常，Cadence的DRC规则文件中的条目应类似于这样：

INP7 dfm {your rule definition here}

请根据实际的DFM要求填写{your rule definition here}部分。如果不确定如何修改，建议参考Cadence官方文档或联系技术支持获取帮助。

对于LVS的问题，有两个主要警告和错误：

1. 未定义参数：警告提到有一个名为"WN"的参数未被定义。这可能意味着在网表文件vco.src.net中引用了一个未声明的参数。请检查该文件并确保所有使用的参数都在顶部定义过，例如：

   .param WN = value
   

2. 语法错误和子电路匹配错误：在vco.src.net文件的第13行存在一个语法错误，可能是由于缺失的分号、括号或其他语法规则。同时，在第47行，没有找到与"MOM CKT"匹配的SUBCKT声明。这意味着在网表中可能存在一个子电路实例，但在设计文件中没有相应的SUBCKT定义。请确保在网表文件中所有的子电路实例都有对应的SUBCKT定义，例如：

   SUBCKT MOM_CKT input output
     // subcircuit contents
   ENDS MOM_CKT
   

   然后在相应位置调用：

   MOM_CKT my_momckt_instance_name input_signal output_signal;
   

修复这些错误和警告后，重新运行DRC和LVS应该可以顺利通过。如果问题仍然存在，可能需要更深入地检查您的设计文件、规则文件以及 Cadence 的设置。如果还有困难，建议查看Cadence用户手册，或者联系Cadence的技术支持获取专业帮助。