szc8777 2024-05-31 13:30 采纳率: 0%
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LVS仿真电容电阻始终过不了，如何解决？

candence 版图中跑LVS仿真，开始是电阻rndif在原理图中调用到版图中变为了rndif_ckt、 通过在规则文件中添加#DEFINE RES_PROPERTY R 将WL变为R 已经解决，但电容电阻错误的问题还是存在，也导入了empty_subckt.sp文件的问题还是没有解决，

现在就是电容和电阻中间的那根线存在问题，有人可以指导一下或者分享一下各位的经验吗

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  • 2301_80815244 2025-09-09 23:53
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    可能是command file里面的blocking写错了

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  • 创建了问题 5月31日