搭建三相栅极电路后高侧浮动地VS存在电容特性

Question

如图所示搭建电路，：VCC，V+接入20V,PWM接入5V,20KHZ占空比50%方波信号。DIR,SHUT为高电平(5V),HA,HB,HC输入分别为高，低，低，功率器件选型100V,80A，负载电阻阻值为1KΩ。
当芯片正常工作，驱动MOSFET时。此时对应的VS输出端低电平拉不到地（0V），存在一个随V+上升而上升的电压值，与预期不符合。但是在仅芯片工作，不驱动MOSFET时，此时工作状态:VCC，接入20V,PWM接入5V,20KHZ占空比50%方波信号。DIR,SHUT为高电平(5V),HA,HB,HC输入分别为高，低，低,三个VS分别接地，此时输出的HO与LO波形正常.如下图

此低电平受到了，MOSFET寄生电容，负载电阻，以及输入频率等影响，请问出现了这个高侧浮动地纯在电压的原因

Answer 1

参考免费微信小程序：皆我百晓生 作答，经由专家-皆知整理回复，如问题解决，望采纳；如仍有疑问，请评论回复。

根据你的描述，你遇到的问题是高侧浮动地VS在驱动MOSFET时输出端低电平不能拉到期望的0V，而是有一个随V+上升的电压值。这个问题很可能是由于以下几个因素导致的：

1. MOSFET寄生电容：尤其是米勒电容，在开关转换期间会从高侧电源吸电，导致VS节点不能完全拉低至0V。当MOSFET关断时，米勒电容充电，使得VS节点维持在一个高于地的电压水平。

2. 负载电阻：虽然你的负载电阻是1kΩ，理论上不会显著影响驱动能力，但若VS节点的驱动能力有限，这可能会导致在快速开关过程中电压下降不够快。

3. 驱动电路设计：确保驱动电路能够提供足够的瞬态电流来快速充放电MOSFET的栅极电容，并克服米勒平台效应。检查驱动器的输出电流能力是否足够。

4. 布线和布局：PCB布局中的走线电感和地平面分割可能引入额外的干扰，影响到驱动信号的完整性。

解决方案建议：

1. 增加栅极电阻：可以在MOSFET的栅极与驱动信号之间增加一个小的栅极电阻（例如几个欧姆），这有助于限制栅极充电电流，减少振荡，但需注意不要过大，以免影响开关速度。

2. 优化去耦电容：确保在VCC和GND之间有足够大的陶瓷去耦电容（比如100nF或更低ESR的电容），以吸收高di/dt引起的电压尖峰。同时，靠近VS节点附近放置一个小容量的陶瓷电容（例如几nF），有助于稳定VS电压。

3. 改进驱动电路设计：

   • 使用具有更强驱动能力的驱动器。
   • 确保驱动信号的路径尽可能短且宽，减少寄生电感。
   • 考虑使用专用的高端驱动器，它们通常内置自举电路来解决浮动地的问题。

4. 检查布线和地层：

   • 确保地平面连续，减少地反弹现象。
   • 高频信号线尽量短直，减少环路面积，降低辐射和耦合。

5. 米勒钳位：考虑在栅极驱动回路中加入米勒钳位电路，以帮助快速抽取米勒电荷，减小VS节点的抬升。

实施步骤：

• 硬件调整：按照上述建议调整电路，包括增加栅极电阻、优化去耦电容布局和检查/改进布线。
• 测试验证：使用示波器再次测量调整后的VS节点波形，观察低电平是否能更接近于0V。
• 动态参数评估：如果条件允许，可以测量MOSFET的开关时间，确保在可接受范围内。

以上是针对你问题的一些建议和解决步骤，实施这些更改后，应该能够改善VS节点的电压特性。如果问题依旧，可能需要进一步详细分析电路的具体实现细节。