8B10B编解码dtin[9:0]多出的2位数据如何生成？

Question

在“8B10B编解码的Verilog实现”文中，输入用户数据是8位的，而例程中dtin[9:0]却要求输入10位数据。多出来的2位数据是干什么的？它们是如何产生的呢？我们在调用这个编码模块时，输入数据dtin如何提供？它内部是怎样组成的呢？有生成这多出来的2位数据的例程代码吗？
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Answer 1

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### 8B10B编解码中多出的2位数据的作用及生成

在8B10B编解码中，输入数据是8位，但编码后的输出是10位。多出的2位数据主要用于控制编码过程中的运行不一致性（Running Disparity, RD）和特殊控制字符的生成。

1. 运行不一致性（Running Disparity, RD）

8B10B编码的一个重要特性是保持直流平衡（DC Balance），即编码后的数据流中“1”和“0”的数量尽可能相等。为了实现这一点，编码器会根据当前的运行不一致性（RD）来选择不同的编码方式。RD可以是正（+1）或负（-1），表示当前数据流中“1”比“0”多还是少。

2. 特殊控制字符

8B10B编码不仅用于数据编码，还用于传输控制字符（如K28.5、K28.7等）。这些控制字符在编码时有特殊的10位表示形式，用于帧同步、错误检测等。

多出的2位数据的生成

在8B10B编码中，多出的2位数据通常是通过以下方式生成的：

1. 控制位（Control Bit）：用于区分数据字符和控制字符。通常，控制位为0表示数据字符，为1表示控制字符。
2. 运行不一致性（RD）：用于选择编码方式，以保持直流平衡。

输入数据dtin的组成

在Verilog实现中，输入数据dtin[9:0]通常由以下部分组成：

• dtin[7:0]：8位用户数据。
• dtin[8]：控制位，用于区分数据字符和控制字符。
• dtin[9]：运行不一致性（RD），用于选择编码方式。

例程代码

以下是一个简单的8B10B编码器的Verilog代码示例，展示了如何生成多出的2位数据：

module encoder_8b10b (
    input wire [7:0] data_in,  // 8位输入数据
    input wire control_in,     // 控制位
    input wire rd_in,          // 运行不一致性
    output reg [9:0] data_out  // 10位输出数据
);

    // 编码逻辑
    always @(*) begin
        if (control_in) begin
            // 控制字符编码
            case (data_in)
                8'h1C: data_out = (rd_in) ? 10'b0011110100 : 10'b1100001011; // K28.5
                8'h3C: data_out = (rd_in) ? 10'b0011111001 : 10'b1100000110; // K28.7
                // 其他控制字符...
                default: data_out = 10'b0000000000; // 默认值
            endcase
        end else begin
            // 数据字符编码
            case (data_in)
                8'h00: data_out = (rd_in) ? 10'b1001110100 : 10'b0110001011; // D0.0
                8'h01: data_out = (rd_in) ? 10'b0111010100 : 10'b1000101011; // D1.0
                // 其他数据字符...
                default: data_out = 10'b0000000000; // 默认值
            endcase
        end
    end

endmodule

调用编码模块时的输入数据

在调用这个编码模块时，输入数据dtin[9:0]可以这样提供：

wire [9:0] dtin;
assign dtin = {rd_in, control_in, data_in};  // 组合输入数据

总结

• 多出的2位数据用于控制位和运行不一致性（RD）。
• 控制位用于区分数据字符和控制字符。
• RD用于选择编码方式，以保持直流平衡。
• 在Verilog实现中，输入数据dtin[9:0]由8位用户数据、1位控制位和1位RD组成。

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