如何用always块实现信号上升沿和下降沿同时触发检测？

Question

在Verilog设计中，如何用always块实现信号的上升沿和下降沿同时触发检测是一个常见需求。以下是实现时可能遇到的技术问题： **问题：如何确保always块能正确检测到信号的上升沿和下降沿，同时避免亚稳态或误触发？** 在实际设计中，直接使用敏感列表（如`always @(posedge clk or negedge clk)`）无法满足同时检测上升沿和下降沿的需求。通常需要引入寄存器对目标信号进行延迟处理，并通过组合逻辑比较原信号与延迟信号的状态变化来判断边沿类型。但需要注意的是，如果时钟域不同步或者存在毛刺，可能会导致误判。因此，在实现过程中，必须加入适当的同步电路以消除亚稳态影响，同时确保信号采样精度足够高，从而准确区分上升沿和下降沿触发事件。此外，还需考虑综合工具对代码的理解是否符合预期行为。

Answer 1

1. 问题概述：上升沿与下降沿检测的基本需求

在数字电路设计中，信号的边沿检测是一项基础但重要的任务。特别是在FPGA或ASIC设计中，正确识别输入信号的上升沿和下降沿对于触发特定功能至关重要。

直接使用敏感列表（如`always @(posedge clk or negedge clk)`）虽然简单，但无法满足同时检测上升沿和下降沿的需求。此外，跨时钟域信号传输可能导致亚稳态问题，从而引发误触发。

为解决这些问题，需要采用延迟寄存器和组合逻辑来实现边沿检测，同时结合同步电路以消除亚稳态影响。

2. 技术分析：边沿检测的基本原理

边沿检测的核心思想是通过比较当前信号状态与其前一周期的状态变化来判断是否发生了上升沿或下降沿。

• 延迟寄存器： 使用一个寄存器对目标信号进行采样并延迟一个时钟周期。
• 组合逻辑： 比较原信号与延迟信号的状态差异，判断边沿类型。

module edge_detector (
    input wire clk,
    input wire reset,
    input wire signal_in,
    output reg pos_edge_detected,
    output reg neg_edge_detected
);
    reg signal_delayed;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            signal_delayed <= 1'b0;
            pos_edge_detected <= 1'b0;
            neg_edge_detected <= 1'b0;
        end else begin
            signal_delayed <= signal_in;
            pos_edge_detected <= (~signal_delayed) & signal_in;
            neg_edge_detected <= (signal_delayed) & (~signal_in);
        end
    end
endmodule
    

上述代码实现了基本的边沿检测功能，其中`pos_edge_detected`和`neg_edge_detected`分别表示上升沿和下降沿的检测结果。

3. 解决方案：避免亚稳态与误触发

当信号来自不同时钟域时，可能因亚稳态而导致误判。为确保检测的可靠性，需加入同步电路。

步骤	描述
1	将异步信号通过双级寄存器同步到目标时钟域。
2	对同步后的信号应用边沿检测逻辑。
3	验证综合工具生成的RTL行为是否符合预期。

同步电路的设计如下：

module sync_ff (
    input wire clk,
    input wire reset,
    input wire async_signal,
    output reg synced_signal
);
    reg [1:0] sync_stage;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            sync_stage <= 2'b00;
            synced_signal <= 1'b0;
        end else begin
            sync_stage <= {sync_stage[0], async_signal};
            synced_signal <= sync_stage[1];
        end
    end
endmodule
    

4. 综合工具的行为验证

在实际设计中，综合工具可能会对代码进行优化，导致行为偏离预期。因此，必须通过仿真验证设计的功能正确性。

以下是一个简单的测试平台示例：

module testbench;
    reg clk, reset, signal_in;
    wire pos_edge_detected, neg_edge_detected;

    edge_detector uut (
        .clk(clk),
        .reset(reset),
        .signal_in(signal_in),
        .pos_edge_detected(pos_edge_detected),
        .neg_edge_detected(neg_edge_detected)
    );

    initial begin
        clk = 0;
        forever #5 clk = ~clk;
    end

    initial begin
        reset = 1; #10 reset = 0;
        signal_in = 0; #20 signal_in = 1; #20 signal_in = 0;
        #100 $finish;
    end
endmodule
    

通过仿真可以观察`pos_edge_detected`和`neg_edge_detected`的输出是否与输入信号的变化一致。

5. 设计流程图

以下是整个设计流程的简化图示：

graph TD;
            A[开始] --> B[定义信号];
            B --> C[添加同步电路];
            C --> D[实现边沿检测逻辑];
            D --> E[验证功能];
            E --> F[结束];